AD弟子計劃-張少華-DDR2作業(yè)

TLink

1. T型拓?fù)鋭?chuàng)建xSignal等長目標(biāo)長度:2470mil,網(wǎng)絡(luò)C0_CLK_DRAM0_CLK_PP1等長處理時,設(shè)置的的目標(biāo)長度為2470mil,等長時進度條已到達(dá)2470mil,但PCB面板中顯示的長度卻小于2470mil,為什么?

2.DDR或BGA等高密度器件引腳數(shù)量(大于40個)較多時,是否可將多個電源或地過孔刪除,以此來增加布線空間?

Kivy

1、可能存在一定的誤差

Kivy

2.可以進行電源孔合并 可以進行GND合并

Kivy

根本就沒去考慮 3W的問題  不符合要求

Kivy

基本接近直角了 請?zhí)幚硐?/td>

Kivy

這個是時鐘差分  不是這么走線的 兩者要走在一起的
請明確下 相關(guān)的信號性質(zhì)

Kivy

請主要層數(shù)的分配

從你目前的布線情況看 我建議 橫向這些走線走在bottom更加合適