高速PCB設計的基本概念

中信華

　　高速pcb設計的基本概念

　　1，電子系統(tǒng)設計所面臨的挑戰(zhàn)

　　在電子系統(tǒng)中，需要各種長度的布線。在這些布線上，信號從線的始端(如信號源)傳輸?shù)浇K端(如負載)需要一定的時間。已經(jīng)證實，電信號在分布良好的導線中的傳輸速度為3×108ms。假設布線的長度為5m，信號從始端到終端就需要17ns，也就是說，信號存在17ns的延時。這種延時在低速系統(tǒng)中可以被忽略，但在高速系統(tǒng)中，這個數(shù)量級的延時是不能被忽略的。高速門電路(如74TL系列數(shù)字集成電路)的平均延時只有幾納秒，ECL數(shù)字集成電路的延時可達1~2ns，CPLD/FPGA的延時則更小�？梢�，在這些高速電路系統(tǒng)中，PCB的線上延時是不能被忽略的。高速PCB設計還需考慮其他的問題，例如，當信號在導線上髙速傳輸時，如果始端阻抗與終端阻抗不匹配，將會出現(xiàn)電磁波的反射現(xiàn)象，它會使信號失真，產(chǎn)生有害的千擾脈沖，從而影響整個系統(tǒng)運行。因此，在設計高速PCB時信號延時的問題必須認真考慮，電路分析需要引入EMVemc分析在這種情況下，經(jīng)典的集成電路理論已不再適用，在電路仿真設計程序中應使用分布電路模型。

　　目前，一些PCB設計人員總是根據(jù)“感覺”來進行PCB的設計而不是使用適當?shù)姆椒ê鸵?guī)則。而高速的模擬和或數(shù)字電路的設計，幾乎不可能憑“感覺”設計出可靠的電路，因為僅憑“感覺”進行設計可能導致的結果是：
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　　1.不可預期的系統(tǒng)行為
7 i8 I! \# j9 ?( P# R" f　　2.模擬系統(tǒng)傳輸路徑上產(chǎn)生不可接受的噪聲
8 w2 k' P; L' \/ P: U0 {; g　　3.系統(tǒng)的穩(wěn)定性和可靠性會因為溫度的變化產(chǎn)生很大的差別
　　4.在同一PCB上連接的元器件上產(chǎn)生虛假的位錯誤。
9 J  G% P, D) ?+ Q3 S　　5.大量的電源和地噪聲。
, d7 N; b8 d+ s: X1 Y: U$ j　　6.過沖、下沖及短時信號干擾等。
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　　2，高速電路的定義
　　通常，數(shù)字邏輯電路的頻率達到或超過50MHz，而且工作在這個頻率之上的電路占整個系統(tǒng)的1/3以上，就可以稱其為高速電路實際上，與信號本身的頻率相比，信號邊沿的諧波頻率更高，信號快速變化的跳變(上升沿或下降沿)引發(fā)了信號傳輸?shù)姆穷A期結果。如果線傳播延時大于數(shù)字信號驅動端上升時間的1/2，則可認為此類信號是高速信號并產(chǎn)生傳輸線效應。信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時間。信號從驅動端到接收端經(jīng)過一段固定的時間，如果傳輸時間小于上升或下降時間的1/2，那么在信號改變狀態(tài)前，來自接收端的反射信號將到達驅動端。否則，反射信號將在信號改變狀態(tài)后到達驅動端。如果反射信號很強，疊加的波形就有可能會改變邏輯狀態(tài)。
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　　3，高速信號的確定
　　通常，通過元器件手冊可以查出信號上升時間的典型值。而在PCB設計中，實際布線長度決定了信號的傳播時間。如果過孔多、元器件引腳多，或者網(wǎng)絡上設置的約束多，將導致延時增大。一般情況下，高速邏輯器件的信號上升時間約為0.2ns

　　以T表示信號上升時間，Tpd表示信號線傳播延時，若Tr>4Tpd，信號落在安全區(qū)域；若2Tpd<Tr≤4Tpd，信號將落在不確定區(qū)域；若T≤2Tpd，信號將落在冋題區(qū)域。當信號落在不確定區(qū)域或問題區(qū)域時，應該使用高速布線方法進行PCB設計。