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答：在PCB設計中，等長走線主要是針對一些高速的并行總線來講的。由于這類并行總線往往有多根數(shù)據(jù)信號基于同一個時鐘采樣，每個時鐘周期可能要采樣兩次（DDRSDRAM）甚至4次，而隨著芯片運行頻率的提高，信號傳輸延遲對時序的影響的比重越來越大，為了保證在數(shù)據(jù)采樣點（時鐘的上升沿或者下降沿）能正確采集所有信號的值，就必須對信號傳輸?shù)难舆t進行控制。等長走線的目的就是為了盡可能的減少所有相關信號在PCB上的傳輸延遲的差異。 高速信號有效的建立保持窗口比較小，要讓數(shù)據(jù)和控制信號都落在有效窗口內(nèi)，數(shù)據(jù)、時鐘或數(shù)據(jù)之間、控制信號之間的走線長度差異就很小。具體允許的偏差可以通過計算時延來得到。
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