IEEE ECTC2024|Broadcom用于51.2T CPO的高密度集成硅基光電子技術(shù)Chiplet

逍遙設(shè)計(jì)自動(dòng)化

簡(jiǎn)介
在當(dāng)今數(shù)據(jù)驅(qū)動(dòng)的世界中，對(duì)高帶寬、低延遲的數(shù)據(jù)中心連接需求急劇增長(zhǎng)。傳統(tǒng)的光學(xué)收發(fā)器模塊難以跟上網(wǎng)絡(luò)中硅技術(shù)的快速發(fā)展。本文探討了創(chuàng)新解決方案：用于Co-Packaged Optics （CPO）的硅基光電子技術(shù)Chiplet的高密度集成，重點(diǎn)介紹了突破性的51.2Tb/s CPO交換機(jī)解決方案 [1]。
1 Q# ^9 j" a0 Z! d& R& D( C
& N9 \6 Q& Z# v8 g理解CPO的必要性數(shù)據(jù)中心是數(shù)字基礎(chǔ)設(shè)施的核心，每秒處理和傳輸大量數(shù)據(jù)。如圖1所示，現(xiàn)代數(shù)據(jù)中心需要數(shù)百萬個(gè)光學(xué)互連才能高效運(yùn)行。
4 A4 u% n( K" W. M
圖1：數(shù)據(jù)中心擴(kuò)展和光學(xué)互連需求的增加傳統(tǒng)的交換機(jī)盒使用可插拔的光學(xué)收發(fā)器模塊，帶來了幾個(gè)挑戰(zhàn)：1.與交換芯片相比，密度擴(kuò)展受限2.由于電互連損耗導(dǎo)致高功耗3.復(fù)雜性增加帶來的可靠性問題4.成本效率低下
Co-Packaged Optics通過將光學(xué)引擎直接與交換芯片集成來解決這些問題，如圖2所示。
- t3 t1 B+ E5 y2 ]0 B
圖2：帶有外部激光源的集成光學(xué)引擎Co-Packaged Optics的關(guān)鍵組件硅基光電子技術(shù)Chiplet硅基光電子技術(shù)Chiplet是CPO系統(tǒng)的核心。結(jié)合了：

光電子集成芯片（PIC）

CMOS電子集成電路（EIC）

光學(xué)復(fù)用器/解復(fù)用器
這些組件使用先進(jìn)的封裝技術(shù)堆疊，特別是帶嵌入式芯片的雙面扇出。
遠(yuǎn)程激光模塊（RLMs）RLMs為光引擎提供光源。在所描述的51.2Tb/s系統(tǒng)中，每個(gè)光引擎需要兩個(gè)RLMs，每個(gè)RLM包含八個(gè)激光器。
交換芯片交換芯片與光學(xué)引擎在同一基板上協(xié)同封裝。這種近距離顯著減少了高速信號(hào)的布線距離。
可拆卸光學(xué)連接器該系統(tǒng)的重要?jiǎng)?chuàng)新是可拆卸光學(xué)連接器，它提供：

光纖間127μm的間距

可現(xiàn)場(chǎng)更換的光纖連接

與現(xiàn)有玻璃光纖陣列制造技術(shù)兼容

防塵設(shè)計(jì)，確�？煽窟\(yùn)行
組裝過程CPO系統(tǒng)的組裝涉及幾個(gè)復(fù)雜的步驟：1. 硅基光電子技術(shù)Chiplet制造：

將光學(xué)復(fù)用器/解復(fù)用器堆疊在光電子集成芯片上

使用銅柱連接CMOS EIC

進(jìn)行晶圓級(jí)處理，包括模塑、研磨和重分布層（RDL）形成
1 K" j9 \5 \2 P2. 光引擎組裝：

將光電子集成芯片鍵合到扇出晶圓上

將架子和I/O透鏡安裝到光電子集成芯片上

測(cè)試并選擇已知良好的光學(xué)引擎
; M1 q+ ?, W- P5 G1 G" y3. 與交換芯片協(xié)同封裝：

使用批量回流工藝將8個(gè)光學(xué)引擎鍵合到基板上

匹配交換芯片凸點(diǎn)和硅基光電子技術(shù)Chiplet的間距，以實(shí)現(xiàn)高岸線帶寬密度
6 s5 K7 q6 V6 h  m/ y; u4. 光學(xué)連接器組裝：

安裝可拆卸光學(xué)連接器

連接遠(yuǎn)程激光模塊（RLMs）
圖3顯示了帶有shelf和透鏡的光引擎。
, l' x: I- ^5 X1 n7 d7 d) @6 K
+ F6 L/ C. ?* L% \% h圖3：帶shelf和透鏡的光引擎圖4顯示了最終組裝的CPO及其封裝。
. O' E; n3 k) C5 ?2 @+ X; f1 ^
圖4：裝在SVK盒中的完全組裝CPO，帶有可拆卸光纖連接器組件系統(tǒng)性能51.2Tb/s CPO交換機(jī)解決方案包括八個(gè)光學(xué)引擎，每個(gè)能夠處理6.4Tb/s（64個(gè)發(fā)送和64個(gè)接收通道，每個(gè)100Gb/s）。關(guān)鍵性能指標(biāo)包括：1. 發(fā)射器性能：

TDECQ（PAM4的發(fā)射機(jī)和色散眼圖閉合）：?jiǎn)瓮ǖ?.2dB，全64通道1.6dB（最大2.28dB）

消光比（ER）：通常4.3dB（最小3.6dB）

平均輸出功率：通常3dBm
7 J" S3 H  T) i5 p; ?1 j- L圖5和6分別顯示了單通道和全通道操作的眼圖。
1 t, ]* [/ n- F# Q4 }
圖5：?jiǎn)瓮ǖ繲x性能
) W2 g( h. y; e) `- \$ R$ L9 J
, {! K5 D: \0 |1 o% g+ C圖6：64通道Tx性能2. 接收器性能：

接收輸入功率有10dB的動(dòng)態(tài)余量

接收器靈敏度：約-6dBm
圖7說明了接收器的誤碼率（BER）性能。
: W( D8 e" L$ R6 n
# i8 Q" ^) g5 d, Q! G( V) y5 y" F圖7：CPO的接收器BER測(cè)試CPO方法的優(yōu)勢(shì)1.增加帶寬密度： 通過將光引擎與交換芯片協(xié)同封裝，該解決方案將標(biāo)準(zhǔn)25.6Tb/s解決方案的帶寬翻倍，而不增加系統(tǒng)功耗。2.提高能源效率： 交換芯片和光引擎之間的短互連長(zhǎng)度導(dǎo)致非常低的插入損耗，將能源效率提高到3.可擴(kuò)展性： 這種方法允許獨(dú)立優(yōu)化封裝密度、每通道速度和每通道波長(zhǎng)數(shù)。4.成本效益高的制造： 利用成熟的半導(dǎo)體制造和封裝工藝，實(shí)現(xiàn)批量生產(chǎn)和提高可靠性。5.靈活性： 可拆卸光學(xué)連接器允許輕松的現(xiàn)場(chǎng)更換和維護(hù)。
; |) q4 Y1 f# [2 g8 c" @4 ?未來展望隨著數(shù)據(jù)中心需求的持續(xù)增長(zhǎng)，CPO技術(shù)有望進(jìn)一步發(fā)展：1.更高密度： 改進(jìn)的封裝技術(shù)可以導(dǎo)致更短的互連長(zhǎng)度，進(jìn)一步提高性能。2.增加數(shù)據(jù)速率： 使用先進(jìn)的CMOS技術(shù)實(shí)現(xiàn)更高的串行線路速率，如200Gb/s，在最小化所需電路面積的同時(shí)增加總吞吐量。3.新興技術(shù)的集成： 未來的迭代可能會(huì)結(jié)合新材料或結(jié)構(gòu)，推動(dòng)光通信性能的邊界。
用于Co-Packaged Optics的硅基光電子技術(shù)Chiplet的高密度集成代表了數(shù)據(jù)中心網(wǎng)絡(luò)技術(shù)的重大進(jìn)展。通過解決傳統(tǒng)光學(xué)收發(fā)器的局限性并利用硅基光電子技術(shù)的優(yōu)勢(shì)，這種方法為更高效、推進(jìn)了可擴(kuò)展和強(qiáng)大的數(shù)據(jù)中心架構(gòu)，以滿足數(shù)字世界不斷增長(zhǎng)的需求。
6 L; |8 Q' [* F0 M' e8 y: v參考文獻(xiàn)[1]S. Kannan et al., "High Density Integration of Silicon Photonic Chiplets for 51.2T Co-packaged Optics," 2024 IEEE 74th Electronic Components and Technology Conference (ECTC), 2024, pp. 81-84, doi: 10.1109/ECTC51529.2024.00022.

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