IEEE Spectrum | Hybrid bonding技術(shù)在3D芯片中扮演主角

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簡介
# I; H4 G2 Q' K在半導(dǎo)體行業(yè)繼續(xù)追求納米級縮小電路的同時，涉及更大尺度（數(shù)百或數(shù)千納米）的技術(shù)可能在未來五年內(nèi)同樣引人注目。Hybrid bonding可以將兩個或更多芯片堆疊在同一封裝中。

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9 g+ S! g, {5 x* c. `; M, ?圖1：Hybrid bonding 在兩個芯片的銅互連之間建立高密度的3D連接。在這個案例中，Imec成功實現(xiàn)了每400納米一個連接。
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圖2：Hybrid bonding的基本制程

0 i& n" g' c3 O" J上圖展示了Hybrid bonding的基本制程。兩個晶圓（或一個芯片和一個晶圓）面對面對齊，表面覆蓋有氧化物絕緣層和略微凹陷的銅墊，這些銅墊與芯片的互連層相連。
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. d# O6 |* Y  z+ L3 w, N  Y" fHybrid bonding技術(shù)允許芯片制造商在處理器和存儲器中增加晶體管數(shù)量，盡管晶體管本身的縮小速度已經(jīng)放緩。在2024年5月于丹佛舉行的IEEE電子元件與技術(shù)會議（ECTC）上，來自世界各地的研究小組展示了對這項技術(shù)的多項改進(jìn)，其中一些成果可能導(dǎo)致3D堆疊芯片之間連接密度創(chuàng)紀(jì)錄：每平方毫米硅片上可達(dá)700萬個連接。

這些大量連接的需求源于半導(dǎo)體進(jìn)展的新性質(zhì)。英特爾的Yi Shi在ECTC上向工程師們解釋，摩爾定律現(xiàn)在受到一個稱為系統(tǒng)技術(shù)協(xié)同優(yōu)化（STCO）概念的支配。在這個概念下，芯片的功能（如緩存內(nèi)存、輸入/輸出和邏輯）被分別制造，每個功能都使用最適合的制造技術(shù)。然后，可以使用Hybrid bonding和其他先進(jìn)的封裝技術(shù)將這些子系統(tǒng)組裝在一起，使其性能與單片硅相當(dāng)。但這只有在高密度連接可以在單獨的硅片之間以小延遲和低能耗傳輸數(shù)據(jù)時才能實現(xiàn)。

* i! Y+ J5 `1 G' R0 H: c( U/ b在所有先進(jìn)封裝技術(shù)中，Hybrid bonding提供了最高密度的垂直連接。因此，它是先進(jìn)封裝行業(yè)增長最快的領(lǐng)域。根據(jù)Yole Group的技術(shù)和市場分析師Gabriella Pereira的說法，整個市場預(yù)計到2029年將增長兩倍多，達(dá)到380億美元。Yole預(yù)測，到那時Hybrid bonding將占市場的約一半，盡管目前它只占很小一部分。
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4 }3 E# x1 N. b! Z! ^& Q2 K在Hybrid bonding中，銅墊被建立在每個芯片的頂面。銅周圍是絕緣體，通常是二氧化硅，而墊本身略微凹陷于絕緣體表面。在對氧化物進(jìn)行化學(xué)修飾后，兩個芯片被面對面壓在一起，使凹陷的墊對齊。然后，這個"三明治"結(jié)構(gòu)被緩慢加熱，導(dǎo)致銅膨脹跨越間隙并融合，連接兩個芯片。
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4 O( D  k; H1 @( G# H) q改進(jìn)Hybrid bonding
研究人員正在通過多種方法改進(jìn)Hybrid bonding技術(shù)：

表面平整化：為了以100納米級的精度將兩個晶圓結(jié)合在一起，整個晶圓必須幾乎完全平整�；瘜W(xué)機械平坦化（CMP）過程在這里起著關(guān)鍵作用。

粘合強度：研究人員正在嘗試使用不同的表面材料（如碳氮化硅而不是二氧化硅）和不同的化學(xué)活化方案來確保平整部分足夠牢固地粘合在一起。

銅連接控制：控制銅墊之間間隙的大小非常重要。三星的Seung Ho Hahn報告了一種新的化學(xué)過程，希望通過每次蝕刻一個原子層的銅來精確控制這個間隙。

改善銅連接質(zhì)量：東北大學(xué)的研究人員報告了一種新的冶金方案，可能最終生成跨越邊界的大型單晶銅，這將降低連接的電阻并提高其可靠性。

簡化粘合過程：一些實驗旨在降低形成鍵所需的退火溫度（通常為300°C），以最大限度地減少長時間加熱對芯片的潛在損壞風(fēng)險。應(yīng)用材料公司的研究人員提出了一種方法，可以將退火時間從數(shù)小時大幅縮短到僅5分鐘。


2 G4 x+ E/ M. J! o) P5 @4 j芯片到晶圓（CoW）的Hybrid bonding
芯片到晶圓（CoW）的Hybrid bonding對先進(jìn)CPU和GPU制造商來說更有用：它允許芯片制造商堆疊不同大小的Chiplet，并在綁定到另一個芯片之前測試每個芯片，確保他們不會因單個有缺陷的部件而毀掉昂貴的CPU。

! @4 V( Z) B- O) z, ?! P然而，CoW面臨著WoW（晶圓到晶圓）的所有困難，而且緩解這些困難的選擇更少。例如，CMP被設(shè)計用來使晶圓平整，而不是單個芯片。一旦芯片從源晶圓上切割下來并經(jīng)過測試，就很難再改善其粘合準(zhǔn)備狀態(tài)。

! C  @0 g7 o+ B! q盡管如此，英特爾的研究人員報告了具有3微米間距的CoW混合鍵合，而Imec的團隊甚至實現(xiàn)了2微米，主要是通過在芯片仍然附著在晶圓上時使其非常平整，并在整個過程中保持其超級清潔。兩個團隊都使用等離子體蝕刻來切割芯片，而不是使用傳統(tǒng)的專用刀片方法。與刀片不同，等離子體蝕刻不會導(dǎo)致邊緣出現(xiàn)碎屑，這些碎屑可能會干擾連接。它還允許Imec團隊塑造芯片，制作倒角邊緣，以緩解可能破壞連接的機械應(yīng)力。
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CoW Hybrid bonding對高帶寬內(nèi)存（HBM）的未來重要。HBM是DRAM芯片的堆棧（目前為8到12層高），位于控制邏輯芯片之上。它通常與高端GPU放置在同一封裝中，對于處理運行大型語言模型（如ChatGPT）所需的大量數(shù)據(jù)重要。目前，HBM芯片使用微凸點技術(shù)堆疊，在每層之間有微小的焊料球，周圍是有機填充物。
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/ p2 i) Y9 F9 I+ W3 A但隨著AI推動內(nèi)存需求不斷增加，DRAM制造商希望在HBM芯片中堆疊20層或更多。微凸點占用的體積意味著這些堆棧很快將太高，無法與GPU正確地配套在封裝中。Hybrid bonding將縮小HBM的高度，并使熱量更容易從封裝中散出，因為層間的熱阻會降低。
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; a0 s! w5 O/ e4 ^在ECTC上，三星工程師展示了Hybrid bonding可以產(chǎn)生16層HBM堆棧。三星高級工程師Hyeonmin Lee表示：“我認(rèn)為使用這項技術(shù)制造超過20層的堆棧是可能的�！逼渌�新的CoW技術(shù)也可能有助于將Hybrid bonding引入高帶寬內(nèi)存。CEA Leti的研究人員正在探索所謂的自對準(zhǔn)技術(shù)。這將有助于僅使用化學(xué)過程就確保良好的CoW連接。每個表面的某些部分將被制成疏水性，某些部分制成親水性，從而導(dǎo)致表面能自動滑入到位。
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在ECTC上，來自東北大學(xué)和雅馬哈機器人的研究人員報告了類似方案的工作，使用水的表面張力來對準(zhǔn)實驗性DRAM芯片上的5微米墊，精度優(yōu)于50納米。


Hybrid bonding的未來
研究人員幾乎肯定會繼續(xù)減小Hybrid bonding連接的間距。臺灣積體電路制造公司（TSMC）路徑研究系統(tǒng)項目經(jīng)理Han-Jong Chia在ECTC上告訴工程師們，200納米的WoW間距不僅可能，而且是可取的。在兩年內(nèi)，TSMC計劃引入一種稱為背面供電的技術(shù)（英特爾計劃在今年年底前引入同樣的技術(shù)）。

這是一種將芯片的大塊供電互連放在硅表面下方而不是上方的技術(shù)。隨著這些電源管道的移開，最上面的層可以更好地連接到更小的Hybrid bonding鍵合墊，TSMC研究人員計算出。具有200納米鍵合墊的背面供電將大大降低3D連接的電容，使能效和信號速度的衡量指標(biāo)比使用400納米鍵合墊時提高多達(dá)8倍。

  _  t2 z7 O* n: k' d3 X未來，如果鍵合間距進(jìn)一步縮小，Chia建議，可能會出現(xiàn)"折疊"電路塊的實用方法，即電路塊跨兩個晶圓構(gòu)建。這樣，塊內(nèi)現(xiàn)在的一些長連接可能能夠采取垂直捷徑，潛在地加快計算速度并降低功耗。

Hybrid bonding的應(yīng)用可能不僅限于硅。CEA Leti的Souriau表示：“今天有大量關(guān)于硅到硅晶圓的開發(fā)，但我們也在研究氮化鎵和硅晶圓以及玻璃晶圓之間的Hybrid bonding...各種材料之間的結(jié)合�！彼�的組織甚至展示了用于量子計算芯片的Hybrid bonding研究，這涉及超導(dǎo)鈮而不是銅的對準(zhǔn)和鍵合。

& @, w% F' D, r+ V# aSouriau說："很難說極限會在哪里。事情發(fā)展得非常快。"


Hybrid bonding在光電子領(lǐng)域的應(yīng)用
8 Y$ ]# |1 O( C隨著數(shù)據(jù)中心和高性能計算對帶寬和能效的需求不斷增加，光電子技術(shù)正成為一個重要的發(fā)展方向。Hybrid bonding技術(shù)在這一領(lǐng)域也展現(xiàn)出巨大潛力，特別是在光電子集成芯片（PIC）、硅基光電子（SiPh）和光電共封裝（Co-Packaged Optics）等應(yīng)用中。
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1. 光電子集成芯片（PIC）：
0 m1 ?6 Z+ Y9 {, Y2 wHybrid bonding技術(shù)使得將光學(xué)元件（如激光器、調(diào)制器和探測器）與電子控制電路緊密集成成為可能。這種緊密集成可以顯著提高PIC的性能，減少信號損失，并提高整體系統(tǒng)的效率。
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! b9 P" \; }2 z( F2. 硅基光電子（SiPh）：
, X5 ^7 O; t( j9 _6 S在硅基光電子領(lǐng)域，Hybrid bonding可以用于將專門的III-V族材料（如銦磷或砷化鎵）制成的激光器和探測器與硅基光波導(dǎo)和電路結(jié)合。這種方法結(jié)合了不同材料的優(yōu)勢，克服了硅作為間接帶隙半導(dǎo)體在光發(fā)射方面的固有限制。
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0 ]: j2 q6 U7 P7 ]9 F$ \. L3. 光電共封裝（Co-Packaged Optics）：
$ D5 u  ~# k6 h" b/ c對于數(shù)據(jù)中心和高性能計算應(yīng)用，光電共封裝正成為一個重要趨勢。Hybrid bonding技術(shù)可以實現(xiàn)光學(xué)引擎和交換芯片的緊密集成，減少電信號傳輸距離，從而降低功耗并提高數(shù)據(jù)傳輸速率。
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Hybrid bonding在這些應(yīng)用中的優(yōu)勢包括：
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更高的集成度：允許光學(xué)和電子元件在更小的空間內(nèi)緊密排列。

改善的熱管理：通過更好的熱耦合，有助于管理光電器件的熱量。

更短的互連：減少光學(xué)和電子信號之間的傳輸距離，提高性能。

更好的信號完整性：減少寄生效應(yīng)，提高高速信號的質(zhì)量。

然而，將Hybrid bonding應(yīng)用于光電子領(lǐng)域也面臨一些挑戰(zhàn)：
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材料兼容性：確保不同材料系統(tǒng)（如III-V族半導(dǎo)體和硅）之間的良好界面。

對準(zhǔn)精度：光學(xué)元件通常需要亞微米級的對準(zhǔn)精度。

熱膨脹匹配：不同材料的熱膨脹系數(shù)差異可能導(dǎo)致應(yīng)力和可靠性問題。

良率考慮：集成更多元件可能增加整體良率風(fēng)險。
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' u+ v1 ^! v$ N/ y3 I6 P, U7 `研究人員和工程師正在積極解決這些挑戰(zhàn)。例如，一些團隊正在開發(fā)新的對準(zhǔn)技術(shù)和界面材料，以改善不同材料系統(tǒng)之間的兼容性。其他研究則專注于優(yōu)化Hybrid bonding工藝，以滿足光電子器件的特殊需求。
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結(jié)論
Hybrid bonding技術(shù)正在推動芯片制造和封裝技術(shù)的革新。從高性能計算到光電子集成，這項技術(shù)都展現(xiàn)出巨大的應(yīng)用潛力。隨著研究人員繼續(xù)突破技術(shù)極限，我們可以期待在未來幾年看到更多基于Hybrid bonding的創(chuàng)新產(chǎn)品和解決方案。
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在材料兼容性、對準(zhǔn)精度和熱管理等方面仍然存在一些技術(shù)挑戰(zhàn)，但Hybrid bonding無疑將在未來的半導(dǎo)體和光電子產(chǎn)業(yè)中扮演關(guān)鍵角色。隨著這些挑戰(zhàn)被逐步克服，我們可能會看到更多創(chuàng)新應(yīng)用的出現(xiàn)，如更高性能的AI加速器、更高帶寬的內(nèi)存系統(tǒng)，以及更高效的光電集成設(shè)備。
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Hybrid bonding技術(shù)的持續(xù)發(fā)展不僅將推動電子產(chǎn)品的性能提升，還可能催生全新的應(yīng)用領(lǐng)域和產(chǎn)品類型。它為工程師和設(shè)計師提供了新的工具，使他們能夠突破當(dāng)前技術(shù)的限制，創(chuàng)造出更加先進(jìn)和高效的系統(tǒng)。
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參考來源[1] S. K. Moore, "Hybrid Bonding Plays Starring Role in 3D Chips," IEEE Spectrum, Aug. 11, 2024. [Online].

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