為什么信號線上常常串接一個電阻？阻值通常是0歐，22歐，33歐或...

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在設(shè)計電路的時候，常常會在兩個芯片的信號線上串聯(lián)一個電阻，這個電阻常常是0歐，22歐，33歐或更大阻值的電阻。位置的話有放在信號發(fā)射端也有放在接收端的。

# Y5 j1 p5 `  S/ t今天就來和大家分享下，信號線上串接電阻的作用。1、阻抗匹配，吸收反射信號當(dāng)信號頻率比較高，上升沿比較陡時我們就需要考慮信號的阻抗連續(xù)問題了。首先來看下光從空氣照射到玻璃時，除了折射還會發(fā)生發(fā)射。

當(dāng)信號頻率比較高，上升沿比較陡時，電子信號經(jīng)過阻抗不同的地方時也會產(chǎn)設(shè)反射。PCB的單線阻抗一般會設(shè)計成50Ω，發(fā)射端阻抗一般是17到40，而接收端一般是MOS管的輸入，阻抗是比較大的，所以信號在接受端會產(chǎn)生反射，反射的信號又與源信號疊加，這樣就會在接收端反復(fù)反射，直到趨于穩(wěn)定。
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9 y7 m  J9 R  D$ T信號反射，在實際電路中波形會表現(xiàn)為，實際在電路中的表現(xiàn)就是信號會出現(xiàn)過沖，下沖或者振鈴。過沖和振鈴很容易產(chǎn)生emc問題或者在接收端產(chǎn)生誤碼。
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比如這是之前測試的一個25MHZ的一個信號，當(dāng)加的串接電阻是0歐姆時，可以看到信號的過沖非常明顯，

$ a: A& }5 s+ U! c當(dāng)我串接的電阻為33歐時，信號的過沖有了很好的改善。
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需要注意的是，串接電阻用作阻抗匹配是一般是接到信號的發(fā)射端，不能接到信號的接收端，阻值的話一般100歐以內(nèi)，阻值大了信號會畸變，可能有時序問題。

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2．吸收干擾脈沖如果兩個芯片間的信號線比較長，
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或者走線的時候和一些時鐘信號等快速跳變的信號靠的比較近的時候，
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# u: S9 w6 e$ W: A% g4 y+ Q7 M這個信號線很容易受到干擾或者信號線上會耦合到一些毛刺或窄脈沖。如果接收端是邊沿觸發(fā)有效，那么信號收到干擾后，必定會有誤操作或者脈沖計數(shù)變多。

就好比之前做過一個項目，電極輸出的脈沖信號經(jīng)過光耦接到我們的FPGA，F(xiàn)PGA在接受到下降沿了之后進(jìn)行數(shù)據(jù)處理。在調(diào)試的時候發(fā)現(xiàn)，一個周期內(nèi)，本來之應(yīng)該有6144個中斷信號，但實際FPGA的脈沖信號有時會多余6144，經(jīng)過查看PCB發(fā)現(xiàn)，我們這個線走線比較長，并且中間有一段和一個時鐘線隔的比較近，后來在靠近FPGA的這邊串接了一個1K的電阻后，脈沖數(shù)就正常了。因為這種干擾或者耦合到的一些毛刺，它的電壓幅值可能跟正常信號查不到，但是它的整個能量是非常小的，經(jīng)過一個電阻后，基本就可以把它吸收了。
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2 X& Q$ K1 n: A# m然后復(fù)位信號上串聯(lián)電阻也是這個道理，可以吸收干擾信號或者靜電干擾；需要注意的是這個電阻一般推薦放在接收端，并且信號的頻率不應(yīng)太高，阻值的話根據(jù)實際情況可以適當(dāng)選擇。3.便于調(diào)試測試
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如果信號兩端的芯片都是BGA的芯片或者一些引腳比較密的地方，有時候需要測試這個信號的波形或電平，不串接電阻的話我們將很難測試這個信號的波形，或者電平，這會給我們調(diào)試測試帶來很多困難。所以對于這種我們常常在信號線上串聯(lián)一個0歐姆電阻，作為預(yù)留，方便PCBA的調(diào)試和測試。

* b: _2 F8 R3 F5 y版權(quán)聲明：本文為博主原創(chuàng)文章，遵循 CC 4.0 BY-SA 版權(quán)協(xié)議，轉(zhuǎn)載請附上原文出處鏈接和本聲明。
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