Chiplet異構(gòu)集成概述

逍遙設(shè)計(jì)自動(dòng)化

引言隨著摩爾定律接近極限，半導(dǎo)體行業(yè)正在探索新方法來(lái)持續(xù)提高集成線路的性能、功率效率和成本效益。Chiplet異構(gòu)集成將傳統(tǒng)的片上系統(tǒng)（SoC）設(shè)計(jì)重新設(shè)計(jì)為更小的功能塊，稱為Chiplet。本文將探討Chiplet異構(gòu)集成的概念、優(yōu)勢(shì)、挑戰(zhàn)以及各種實(shí)現(xiàn)技術(shù)。
4 h& P. k0 H. n/ j' i, s0 c* M6 e什么是Chiplet?Chiplet是功能性集成線路塊，通常由可重用的IP（知識(shí)產(chǎn)權(quán)）塊組成。與將所有功能集成到單個(gè)整體芯片的傳統(tǒng)SoC不同，基于Chiplet的設(shè)計(jì)將這些功能分割成獨(dú)立的較小芯片，可以使用不同的工藝制造，然后使用先進(jìn)的封裝技術(shù)集成。
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/ k. t( q3 j/ H" P% w1 J- c圖1：兩種Chiplet異構(gòu)集成方法：（a）芯片分割和集成，（b）芯片分區(qū)和集成。
Chiplet異構(gòu)集成的優(yōu)勢(shì)1. 良率提升：較小的芯片具有更高的良率，從而降低制造成本。圖2說(shuō)明了這一概念：
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圖2：整體設(shè)計(jì)和各種Chiplet設(shè)計(jì)的良率與芯片尺寸的關(guān)系。
2. 上市時(shí)間：芯片分區(qū)可以加快開發(fā)速度。
: k2 Z/ W& g+ K" ]- h; H5 n3. 成本降低：AMD證明，使用Chiplet進(jìn)行CPU核心設(shè)計(jì)可以將32核CPU的硅設(shè)計(jì)和制造成本降低最多40%。
7 J& y7 ?1 x( p  v+ \( R4. 散熱優(yōu)勢(shì)：將芯片分散在封裝中可以改善熱管理。
( @' B; J% v3 u$ EChiplet異構(gòu)集成的挑戰(zhàn)

接口和復(fù)制邏輯需要額外面積

更高的封裝成本

增加的復(fù)雜性和設(shè)計(jì)工作

需要適合Chiplet設(shè)計(jì)的新方法[/ol]
/ p( m, V; F' M* t用于Chiplet集成的先進(jìn)封裝技術(shù)為支持Chiplet異構(gòu)集成，出現(xiàn)了幾種先進(jìn)的封裝技術(shù)：1. 有機(jī)基板上的2D Chiplet集成：這種方法將Chiplet并排放置在有機(jī)基板上。AMD的EPYC處理器使用了這種技術(shù)。
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圖3：AMD第二代EPYC在有機(jī)基板上的2D Chiplet異構(gòu)集成。
2. 有機(jī)基板上的2.1D Chiplet集成：這種方法在有機(jī)基板上添加薄膜層，以提高互連密度。新光電氣的i-THOP（集成薄膜高密度有機(jī)封裝）是這種技術(shù)的一個(gè)例子。
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圖4：新光電氣在有機(jī)基板上的2.1D Chiplet異構(gòu)集成。
硅中介層上的2.5D Chiplet集成這種技術(shù)使用帶有硅通孔（TSV）的無(wú)源硅中介層來(lái)連接Chiplet。臺(tái)積電的晶圓級(jí)封裝（CoWoS）是一個(gè)突出的例子。
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圖5：在無(wú)源TSV中介層上的2.5D（CoWoS-2） Chiplet異構(gòu)集成。
1 B: K. `) y& }( r4 H0 h) n& M3D Chiplet集成這種方法使用帶有TSV的有源中介層垂直堆疊Chiplet。英特爾的Foveros技術(shù)是這種技術(shù)的主要代表。

圖6：英特爾的3D Chiplet異構(gòu)集成（Foveros）。
5 Q; _) c7 W1 [; ^/ d/ R帶硅橋的Chiplet集成這種方法在有機(jī)基板中嵌入硅橋來(lái)連接Chiplet。英特爾的EMIB（嵌入式多芯片互連橋）使用了這種方法。
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8 o" K: r! b" o" U圖7：英特爾在帶硅橋的有機(jī)基板上的Chiplet異構(gòu)集成（Agilex FPGA）。
( l8 P( r1 l; E$ l" t封裝疊加（PoP） Chiplet集成這種技術(shù)垂直疊加封裝，通常結(jié)合邏輯和存儲(chǔ)Chiplet。蘋果的A系列處理器使用這種方法，結(jié)合臺(tái)積電的InFO（集成扇出）技術(shù)。
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3 {/ U; _- t! M$ ^" c# \7 f圖8：蘋果iPhone的PoP InFO Chiplet異構(gòu)集成。
案例研究：1. AMD的EPYC處理器：AMD的第二代EPYC服務(wù)器處理器展示了Chiplet設(shè)計(jì)的強(qiáng)大功能。通過(guò)使用Chiplet，AMD實(shí)現(xiàn)了比整體設(shè)計(jì)更高的核心數(shù)和性能，同時(shí)還降低了成本。

# r6 C6 i& y; L8 \$ K& B1 V3 L圖9：AMD的芯片成本比較：Chiplet（7 nm + 12 nm）與整體（7 nm）。
2. 英特爾的Lakefield處理器：英特爾的Lakefield移動(dòng)處理器使用Foveros 3D封裝技術(shù)垂直堆疊Chiplet。這種方法可以在適合移動(dòng)設(shè)備的緊湊形態(tài)下實(shí)現(xiàn)高性能。
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! |& R6 i$ f# q3 q# k( E' z& S圖10：使用Foveros技術(shù)的英特爾Lakefield移動(dòng)處理器。

$ K& `9 R/ Q- ]0 Q圖11：Lakefield處理器橫截面的掃描電子顯微鏡圖像。
未來(lái)趨勢(shì)半導(dǎo)體行業(yè)在Chiplet集成技術(shù)方面不斷創(chuàng)新，些新興趨勢(shì)包括：1. 更細(xì)的互連間距：英特爾已經(jīng)展示了10 μm間距的混合鍵合技術(shù)，相比Lakefield使用的50 μm間距有了顯著提升。
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圖12：英特爾的Foveros技術(shù)：微凸點(diǎn)（50 μm間距）和無(wú)凸點(diǎn)（10 μm間距）技術(shù)對(duì)比。
6 ]# |/ _) `3 k' I8 H0 p2. 3DFabric集成：臺(tái)積電的3DFabric技術(shù)為Chiplet集成提供全面的平臺(tái)，涵蓋前端到后端的工藝。
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圖13：臺(tái)積電3DFabric集成概念。
% s0 ]2 z& w6 _  m, M1 ]0 q- s& k  F3. 混合鍵合：臺(tái)積電的集成芯片系統(tǒng)（SoIC）技術(shù)使用混合鍵合進(jìn)行芯片到芯片和芯片到晶圓的集成，與傳統(tǒng)的微凸點(diǎn)方法相比，提供了更好的熱性能和能量性能。

圖14：SoIC與傳統(tǒng)3D IC的熱性能和能量性能比較。
0 b5 w1 J5 ]# O" E0 R+ r結(jié)論Chiplet異構(gòu)集成代表了半導(dǎo)體設(shè)計(jì)和封裝的范式轉(zhuǎn)變。通過(guò)將復(fù)雜系統(tǒng)分解為更小、更易管理的Chiplet，制造商可以優(yōu)化性能、降低成本并縮短上市時(shí)間。雖然在標(biāo)準(zhǔn)化和設(shè)計(jì)工具方面仍然存在挑戰(zhàn)，但基于Chiplet設(shè)計(jì)的潛在優(yōu)勢(shì)正在推動(dòng)行業(yè)快速創(chuàng)新。
. Z& L- c/ S! y! D展望未來(lái)，可以預(yù)期Chiplet集成技術(shù)將繼續(xù)進(jìn)步，包括更細(xì)的互連間距、改進(jìn)的熱管理和更復(fù)雜的3D集成技術(shù)。AMD EPYC處理器和英特爾Lakefield等產(chǎn)品的成功證明了基于Chiplet設(shè)計(jì)的可行性和潛力。
. L  i7 W1 [# l* \, s1 I' u對(duì)于希望利用Chiplet技術(shù)的公司來(lái)說(shuō)，權(quán)衡不同集成方法之間的利弊，并選擇最適合其特定應(yīng)用需求、性能目標(biāo)和成本限制的方法非常重要。隨著生態(tài)系統(tǒng)的成熟和標(biāo)準(zhǔn)的出現(xiàn)，Chiplet異構(gòu)集成將在塑造半導(dǎo)體設(shè)計(jì)和制造的未來(lái)方面發(fā)揮重要作用。
參考文獻(xiàn)J. H. Lau, "Semiconductor Advanced Packaging," Singapore: Springer Nature Singapore Pte Ltd., 2021.
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