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[作業(yè)已審核] AD弟子計劃-張少華-DDR2作業(yè)

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發(fā)表于 2019-8-22 10:38:14 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
1. T型拓撲創(chuàng)建xSignal等長目標長度:2470mil,網(wǎng)絡(luò)C0_CLK_DRAM0_CLK_PP1等長處理時,設(shè)置的的目標長度為2470mil,等長時進度條已到達2470mil,但PCB面板中顯示的長度卻小于2470mil,為什么?

2.DDR或BGA等高密度器件引腳數(shù)量(大于40個)較多時,是否可將多個電源或地過孔刪除,以此來增加布線空間?


LCDTV_ board_10.06-地址線（2470mil）和數(shù)據(jù)線（1420mil）做等長處理完成.PcbDoc

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沙發(fā)
發(fā)表于 2019-8-22 22:22:21 | 只看該作者
1、可能存在一定的誤差
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板凳
發(fā)表于 2019-8-22 22:22:48 | 只看該作者
2.可以進行電源孔合并 可以進行GND合并
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地板
發(fā)表于 2019-8-22 22:25:04 | 只看該作者


根本就沒去考慮 3W的問題  不符合要求
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5#
發(fā)表于 2019-8-22 22:25:41 | 只看該作者
基本接近直角了 請?zhí)幚硐?/td>

-08:00C642聯(lián)盟網(wǎng)9044..png (18.52 KB, 下載次數(shù): 45)

-08:00C642聯(lián)盟網(wǎng)9044..png
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6#
發(fā)表于 2019-8-22 22:26:52 | 只看該作者


這個是時鐘差分  不是這么走線的 兩者要走在一起的
請明確下 相關(guān)的信號性質(zhì)
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7#
發(fā)表于 2019-8-22 22:28:13 | 只看該作者


請主要層數(shù)的分配

從你目前的布線情況看 我建議 橫向這些走線走在bottom更加合適
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