時鐘信號回溝與測試點位置有關嗎？

edadoc · 發(fā)表于 2020-11-25 19:59:50

作者：一博科技高速先生自媒體成員姜杰

信號回溝，即波形邊緣的非單調性，是時鐘的大忌，尤其是出現(xiàn)在信號的門限電平范圍內(nèi)時，由于容易導致誤觸發(fā)，更是兇險無比。所以當客戶測試發(fā)現(xiàn)時鐘信號回溝，抱著一心改板的沉痛心情找到高速先生時，高速先生絲毫不敢大意，一番分析確認之后，給出的答復卻讓客戶喜出望外：測試點的時鐘回溝是真實存在的，但是芯片得到的時鐘信號質量卻沒有問題，簡而言之，單板的時鐘信號沒問題，可以放心使用。

其實，高速先生剛拿到單板時心里也沒底，因為時鐘信號頻率并不算低，有400MHz，而且針對5路時鐘信號的設計查板也并未發(fā)現(xiàn)異常。

仿真初始階段，為了確認模型的準確性，首先對客戶提供的測試點上的波形進行了仿真擬合，以C0通道時鐘為例，仿真波形的回溝如約而至，與測試波形的延時、回溝的位置基本一致，說明仿真建模沒有問題，看到這樣的結果，客戶的心開始下沉：回溝得到了仿真驗證，這回沒得救了。

高速先生感覺可以再搶救一把，因為最關鍵的芯片DIE上的時鐘波形還沒看到，還有一線生機。懷著忐忑的心情，高速先生按下了“Simulation”鍵，隨著DIE上的波形在屏幕上漸次展開，高速先生松了口氣，芯片上的時鐘回溝神奇的消失了！

看到這樣的結果，客戶既喜且疑，喜的是芯片上的時鐘信號正常，疑的是測試點明明就在芯片背面的過孔處，為何測試得到的時鐘波形會與芯片DIE上的天差地別？

測試最尷尬的莫過于“所測非所得”，出現(xiàn)這種情況，很多時候與測試點的位置選擇有關，比如本案例：看起來芯片背面的過孔似乎距離芯片最近，最能反映芯片接收信號的真實情況，其實不然，我們最終需要關注的是芯片DIE上的信號，而芯片的DIE與PIN之間還隔著千山萬水——芯片內(nèi)部封裝布線，尤其是封裝較大的BGA芯片，封裝布線的影響更加明顯，這也是很多芯片會提供封裝補償（Pin-delay）的原因。

現(xiàn)在再來解釋芯片背面測試點的波形為何與DIE上的情況相差甚遠，信號的拓撲圖可以讓我們一目了然。

答案就是：實際測試點與芯片DIE之間的走線（本案例中，主要是指封裝布線）上的反射，導致了該點的時鐘信號回溝，在DIE上的理想測試點的波形則不存在這個問題。而客戶提供FPGA相應的時鐘信號Pin-delay數(shù)據(jù)與PIN-DIE之間的仿真延時基本吻合，也從側面印證了封裝布線的影響。對比其它四路時鐘，情況也基本類似。

通過后期與客戶的溝通確認，單板在最終的功能調試中也并未出現(xiàn)問題，喜大普奔。