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設(shè)計一個簡化版數(shù)字時鐘電路,將輸入的高頻時鐘信號變?yōu)榈皖l時鐘信號作為時鐘的秒脈沖信號,分頻的倍數(shù)為本人姓名首字母在字母表的序號除以8后的余數(shù)加8,分頻器輸出信號占空比為50%;再設(shè)計一個加法計數(shù)器對輸入的秒脈沖信號進(jìn)行計數(shù),本人學(xué)號后2位加8為該計數(shù)器的最大計數(shù)值,最小計數(shù)值為0;再設(shè)計一個譯碼電路,將計數(shù)器的計數(shù)值譯碼成七段共陽顯示碼輸出;再設(shè)計一個頂層電路,調(diào)用上述分頻器、計數(shù)器、譯碼器模塊,從而可在外部數(shù)碼管上以2位十進(jìn)制數(shù)字形式顯示的按秒變化的時間。
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8 I. C7 B4 u8 [. S9 h二、任務(wù)選擇:, M y+ F9 J$ E$ l! x
1、本人學(xué)號為20223023213,本人姓名拼音首字母為Z,在字母表中序號為26。5 |9 w6 C! V( \
2、按照設(shè)計任務(wù)的規(guī)則,選擇完成的任務(wù)是分頻倍數(shù)為10,最大計數(shù)值為21,最小計數(shù)值為0的數(shù)字時鐘電路。9 {. w( O" B8 C) k+ B. Z
0 M% q: z# B8 W9 t0 L# R& k4 |8 Y8 q- K% t) ?1 K3 F
三、設(shè)計思想:
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0 P8 w% a4 D, p四、設(shè)計及仿真模塊圖:, K& g8 P1 f$ V3 f7 l" J9 B
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五、Verilog完整設(shè)計代碼及Testben代碼:7 r8 o- B6 E, H7 u: I7 _
$ U8 d$ L- S, L, V* [六、仿真結(jié)果圖:) n8 N; }! S. u# j9 O, W
& Q! d8 T5 l' H7 |' i) _
七、仿真結(jié)果分析: |
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