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設(shè)計一個簡化版數(shù)字時鐘電路,將輸入的高頻時鐘信號變?yōu)榈皖l時鐘信號作為時鐘的秒脈沖信號,分頻的倍數(shù)為本人姓名首字母在字母表的序號除以8后的余數(shù)加8,分頻器輸出信號占空比為50%;再設(shè)計一個加法計數(shù)器對輸入的秒脈沖信號進行計數(shù),本人學(xué)號后2位加8為該計數(shù)器的最大計數(shù)值,最小計數(shù)值為0;再設(shè)計一個譯碼電路,將計數(shù)器的計數(shù)值譯碼成七段共陽顯示碼輸出;再設(shè)計一個頂層電路,調(diào)用上述分頻器、計數(shù)器、譯碼器模塊,從而可在外部數(shù)碼管上以2位十進制數(shù)字形式顯示的按秒變化的時間。9 w: n4 Y5 l6 _) S9 }) O* L
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二、任務(wù)選擇:0 x3 b! i0 [0 h& h) k$ T
1、本人學(xué)號為20223023213,本人姓名拼音首字母為Z,在字母表中序號為26。, P( j# B' a7 y0 G
2、按照設(shè)計任務(wù)的規(guī)則,選擇完成的任務(wù)是分頻倍數(shù)為10,最大計數(shù)值為21,最小計數(shù)值為0的數(shù)字時鐘電路。3 r8 v$ [5 n' \9 g: Z7 n( q
9 n- H8 | m& G) l3 \+ g( N
$ P$ w9 X/ Q+ Z" H, ~三、設(shè)計思想:
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四、設(shè)計及仿真模塊圖:
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% `1 K5 ?# D4 h a6 k, f五、Verilog完整設(shè)計代碼及Testben代碼:
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六、仿真結(jié)果圖:
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七、仿真結(jié)果分析: |
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