IMEC更新 | Chiplet技術(shù)的測(cè)試挑戰(zhàn)與解決方案

逍遙設(shè)計(jì)自動(dòng)化

引言
Chiplet是具有特定功能的模塊化芯片，這些芯片單獨(dú)制造，然后互連形成更大的系統(tǒng)。與傳統(tǒng)的單片系統(tǒng)芯片（SoC）設(shè)計(jì)相比，提供了更好的多樣性、可擴(kuò)展性和性能優(yōu)勢(shì)。隨著全球Chiplet市場(chǎng)預(yù)計(jì)每年增長(zhǎng)超過(guò)42%，了解與這項(xiàng)創(chuàng)新技術(shù)相關(guān)的測(cè)試挑戰(zhàn)和解決方案變得非常重要。
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" G: r, h5 N/ L3 M* e: W本文將探討Chiplet的世界，重點(diǎn)關(guān)注電氣測(cè)試的重要性、測(cè)試協(xié)議的最新進(jìn)展以及業(yè)界正在進(jìn)行的測(cè)試方法標(biāo)準(zhǔn)化努力[1]。
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Chiplet測(cè)試的重要性
: V+ W/ E# d: EChiplet的電氣測(cè)試對(duì)確保異構(gòu)架構(gòu)的可靠性、功能性和互操作性至關(guān)重要。由于Chiplet經(jīng)常來(lái)自不同的來(lái)源，在最終集成系統(tǒng)中保持一致的質(zhì)量和性能成為重大挑戰(zhàn)。
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質(zhì)量和可靠性標(biāo)準(zhǔn)
- m. e" n' |! x: w& V% uChiplet的質(zhì)量指制造時(shí)的狀態(tài)。與單片SoC一樣，Chiplet必須滿足特定的質(zhì)量標(biāo)準(zhǔn)，這些標(biāo)準(zhǔn)因應(yīng)用領(lǐng)域而異。這些標(biāo)準(zhǔn)涵蓋性能和功能等方面。

) b+ Z. ~( R$ D+ V9 Z盡管進(jìn)行了嚴(yán)格的測(cè)試，一些缺陷可能仍未被檢測(cè)到，并逃逸到最終的Chiplet中。這些"測(cè)試逃逸"以每百萬(wàn)缺陷部件（dppm）來(lái)衡量。對(duì)于手機(jī)等消費(fèi)電子產(chǎn)品，典型的容忍度是100 dppm，這意味著每百萬(wàn)個(gè)Chiplet中，可以接受100個(gè)有缺陷的產(chǎn)品。

然而，某些行業(yè)要求更嚴(yán)格的標(biāo)準(zhǔn)。例如，汽車行業(yè)通常要求"0 dppm"（實(shí)際上轉(zhuǎn)化為個(gè)位數(shù)dppm）。這種嚴(yán)格性是由于車輛電子設(shè)備的關(guān)鍵性質(zhì)，即使是小故障也可能帶來(lái)嚴(yán)重的安全隱患。

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圖1：展示了一個(gè)包含三個(gè)Chiplet的3D堆疊的橫截面，顯示了形成測(cè)試激勵(lì)和響應(yīng)"電梯"的設(shè)計(jì)即測(cè)試（DfT）元素。

. X7 ]+ I; D# [. `) V3 O" O; w測(cè)試階段
基于Chiplet的集成線路通常比單片SoC經(jīng)歷更多的測(cè)試階段：

預(yù)綁定測(cè)試：檢查單個(gè)Chiplet，確保符合規(guī)格且無(wú)缺陷。

互連測(cè)試：驗(yàn)證Chiplet之間互連的完整性和可靠性。

組裝后測(cè)試：Chiplet組裝完成后，對(duì)整個(gè)設(shè)計(jì)進(jìn)行評(píng)估。
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2 u' H$ L. o, A# Y2 a標(biāo)準(zhǔn)化努力
測(cè)試基于Chiplet設(shè)計(jì)的一個(gè)主要挑戰(zhàn)是確保測(cè)試激勵(lì)能夠到達(dá)每個(gè)Chiplet，并且能夠有效讀出響應(yīng)。為解決這個(gè)問(wèn)題，業(yè)界領(lǐng)導(dǎo)者已經(jīng)開始了標(biāo)準(zhǔn)化努力，以確保來(lái)自不同來(lái)源的Chiplet之間的兼容性。


6 n! B/ H; _& U4 |IEEE Std 1838? 3D設(shè)計(jì)即測(cè)試標(biāo)準(zhǔn)
作為納米電子和數(shù)字技術(shù)領(lǐng)域領(lǐng)先的研究和創(chuàng)新中心，imec發(fā)起了IEEE Std 1838? 3D設(shè)計(jì)即測(cè)試（DfT）的標(biāo)準(zhǔn)化。該標(biāo)準(zhǔn)規(guī)定了允許測(cè)試激勵(lì)和響應(yīng)通過(guò)多個(gè)堆疊Chiplet傳輸?shù)腄fT結(jié)構(gòu)。

" S0 C" k+ v* x" B+ t) A例如，要測(cè)試四個(gè)堆疊中的第三個(gè)Chiplet，第一和第二個(gè)Chiplet必須具有標(biāo)準(zhǔn)化的DfT結(jié)構(gòu)，以便于測(cè)試數(shù)據(jù)的傳輸。自2020年以來(lái)，所有主要的電子設(shè)計(jì)自動(dòng)化（EDA）軟件公司都遵循IEEE Std 1838?標(biāo)準(zhǔn)，確保了整個(gè)行業(yè)對(duì)Chiplet測(cè)試的一致性方法。
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通用Chiplet互連快車（UCIe）
另一項(xiàng)關(guān)鍵的標(biāo)準(zhǔn)化努力是通用Chiplet互連快車（UCIe）。該標(biāo)準(zhǔn)專注于裸片或Chiplet之間的互連，超越了競(jìng)爭(zhēng)的界限。UCIe確保來(lái)自不同供應(yīng)商的Chiplet能夠有效通信，這對(duì)Chiplet技術(shù)的廣泛采用很重要。

9 L) d7 a- \& ?, S+ K& Z  o8 b互連測(cè)試的進(jìn)展
. F% Q2 C& {1 u0 a4 w  G$ ]' D; R傳統(tǒng)的互連測(cè)試方法主要針對(duì)硬開路和短路缺陷。然而，最近的進(jìn)展導(dǎo)致了更全面的測(cè)試方法。

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7 S- Q( E) j2 B! x% B圖2：顯示了各種微凸點(diǎn)缺陷的掃描電鏡照片，包括電阻性變體，這些現(xiàn)在可以通過(guò)imec的E2I-TEST方法檢測(cè)到。
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6 h  l3 B: I7 [+ Z5 E* C( d; M7 rImec的E2I-TEST方法
2 X1 F( q0 t$ ?) M' {0 U* [Imec提出了一種改進(jìn)的互連測(cè)試生成方法，稱為E2I-TEST。這種方法相比傳統(tǒng)方法有幾個(gè)優(yōu)勢(shì)：

提高效果：E2I-TEST覆蓋了弱缺陷變體，包括高電阻短路和低電阻開路缺陷，這些缺陷通常被以前的方法忽視。

提高效率：通過(guò)僅考慮相鄰互連之間的短路，該方法減少了所需的測(cè)試模式數(shù)量。

可擴(kuò)展性：E2I-TEST將測(cè)試模式數(shù)量與互連數(shù)量解耦，使其更適合未來(lái)互連密度不斷增加的Chiplet設(shè)計(jì)。
[/ol]

  o( Z; z9 ]' f8 B4 e挑戰(zhàn)和未來(lái)方向
/ ^/ ^% [7 @4 s: V+ K1 V隨著Chiplet技術(shù)的不斷發(fā)展，出現(xiàn)了幾個(gè)挑戰(zhàn)和機(jī)遇：

異構(gòu)集成：隨著來(lái)自不同供應(yīng)商和工藝節(jié)點(diǎn)的Chiplet的組合，確保無(wú)縫集成和測(cè)試變得更加復(fù)雜。

已知良好裸片（KGD）測(cè)試：開發(fā)高效的方法來(lái)測(cè)試集成前的單個(gè)Chiplet對(duì)降低總體成本和提高良率至關(guān)重要。

熱管理：隨著3D堆疊的應(yīng)用，在測(cè)試過(guò)程中管理熱量散發(fā)變得更具挑戰(zhàn)性，需要?jiǎng)?chuàng)新的解決方案。

測(cè)試訪問(wèn)：隨著Chiplet設(shè)計(jì)變得更加復(fù)雜，確保對(duì)所有組件的充分測(cè)試訪問(wèn)，同時(shí)不影響性能或增加成本，仍然是一個(gè)重大挑戰(zhàn)。

人工智能輔助測(cè)試：利用人工智能和機(jī)器學(xué)習(xí)技術(shù)優(yōu)化測(cè)試模式并預(yù)測(cè)潛在故障模式是一個(gè)新興的研究領(lǐng)域。
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結(jié)論
/ Y: J  Y8 g0 E0 N+ GChiplet技術(shù)代表了半導(dǎo)體設(shè)計(jì)的重大進(jìn)步，為性能、可擴(kuò)展性和成本效益提供了新的可能性。然而，從單片SoC到基于Chiplet的設(shè)計(jì)的轉(zhuǎn)變也帶來(lái)了測(cè)試和質(zhì)量保證方面的新挑戰(zhàn)。
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通過(guò)IEEE Std 1838?和UCIe等標(biāo)準(zhǔn)化努力，以及E2I-TEST等創(chuàng)新測(cè)試方法，業(yè)界正在解決這些挑戰(zhàn)。隨著Chiplet技術(shù)的成熟，可以期待測(cè)試方法的進(jìn)一步發(fā)展，確保這種有前景的方法在各種應(yīng)用中發(fā)揮全部潛力，從消費(fèi)電子到汽車等領(lǐng)域。

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參考文獻(xiàn)
[1] F. Author, "Chiplet Test: Piecing Together the Next Generation of Chips - Part 2," 3D InCites, Jul. 2024. [Online]. Available: https://www.3dincites.com/2024/07/chiplet-test-piecing-together-the-next-generation-of-chips-part-2/. [Accessed: Aug. 25, 2024].
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