電子產業(yè)一站式賦能平臺

PCB聯(lián)盟網

搜索
查看: 62|回復: 0
收起左側

IMEC更新 | Chiplet技術的測試挑戰(zhàn)與解決方案

[復制鏈接]

433

主題

433

帖子

3062

積分

四級會員

Rank: 4

積分
3062
跳轉到指定樓層
樓主
發(fā)表于 2024-10-5 08:03:00 | 只看該作者 |只看大圖 回帖獎勵 |倒序瀏覽 |閱讀模式
引言3 k4 O; t( {+ v/ Q8 N
Chiplet是具有特定功能的模塊化芯片,這些芯片單獨制造,然后互連形成更大的系統(tǒng)。與傳統(tǒng)的單片系統(tǒng)芯片(SoC)設計相比,提供了更好的多樣性、可擴展性和性能優(yōu)勢。隨著全球Chiplet市場預計每年增長超過42%,了解與這項創(chuàng)新技術相關的測試挑戰(zhàn)和解決方案變得非常重要。4 x" z0 a& P+ L: O/ r! ^
' @* h6 M/ T! t7 d' _4 T. s
本文將探討Chiplet的世界,重點關注電氣測試的重要性、測試協(xié)議的最新進展以及業(yè)界正在進行的測試方法標準化努力[1]。
3 i* h9 k) q7 i3 p
! }% Q9 ?# g+ c6 k, E: p
/ W. R. i& B- H5 G' P# V& E7 ?/ a/ q- j

/ L5 n9 b' \) l8 D' PChiplet測試的重要性+ ~6 H! X3 c& i- a! \
Chiplet的電氣測試對確保異構架構的可靠性、功能性和互操作性至關重要。由于Chiplet經常來自不同的來源,在最終集成系統(tǒng)中保持一致的質量和性能成為重大挑戰(zhàn)。' j; D' n7 K1 r8 u

, @* c; ~! e2 @3 q- x; y' X0 h) D質量和可靠性標準" l* x- e1 x' {' v
Chiplet的質量指制造時的狀態(tài)。與單片SoC一樣,Chiplet必須滿足特定的質量標準,這些標準因應用領域而異。這些標準涵蓋性能和功能等方面。
- F4 z$ b5 L0 w
, F4 `7 `5 Z0 A+ J* r% A盡管進行了嚴格的測試,一些缺陷可能仍未被檢測到,并逃逸到最終的Chiplet中。這些"測試逃逸"以每百萬缺陷部件(dppm)來衡量。對于手機等消費電子產品,典型的容忍度是100 dppm,這意味著每百萬個Chiplet中,可以接受100個有缺陷的產品。
3 ~7 d2 T' v& r' N8 ]9 p. L2 I6 Z6 m/ e1 j# Q/ a; r7 K: B+ e1 [
然而,某些行業(yè)要求更嚴格的標準。例如,汽車行業(yè)通常要求"0 dppm"(實際上轉化為個位數(shù)dppm)。這種嚴格性是由于車輛電子設備的關鍵性質,即使是小故障也可能帶來嚴重的安全隱患。
" }* ~. W1 U! a1 `& d
# g" a. W& S5 c* s& b( c
7 Z8 t' A, R" C圖1:展示了一個包含三個Chiplet的3D堆疊的橫截面,顯示了形成測試激勵和響應"電梯"的設計即測試(DfT)元素。- f/ H9 o0 [! O# |! U

0 @* X! n' O# c7 v- Q# P& Y測試階段
6 u$ w' Z" |% V7 c; `3 R' X基于Chiplet的集成線路通常比單片SoC經歷更多的測試階段:
  • 預綁定測試:檢查單個Chiplet,確保符合規(guī)格且無缺陷。
  • 互連測試:驗證Chiplet之間互連的完整性和可靠性。
  • 組裝后測試:Chiplet組裝完成后,對整個設計進行評估。
      N5 B9 D9 x: P, R2 i( r$ ][/ol]' B3 R, L" M; ]! p) U
    0 N# k+ ^# g" ^1 p8 d7 s" P, \3 H
    標準化努力7 a& U, J6 `% {: D
    測試基于Chiplet設計的一個主要挑戰(zhàn)是確保測試激勵能夠到達每個Chiplet,并且能夠有效讀出響應。為解決這個問題,業(yè)界領導者已經開始了標準化努力,以確保來自不同來源的Chiplet之間的兼容性。/ K5 B% E0 T4 h1 {) B1 N% v/ p
    0 F( A; M$ U, i0 b7 T
    1 q% ~2 c. q5 ?' W
    IEEE Std 1838? 3D設計即測試標準0 l' X* W4 D$ _- l' n( {
    作為納米電子和數(shù)字技術領域領先的研究和創(chuàng)新中心,imec發(fā)起了IEEE Std 1838? 3D設計即測試(DfT)的標準化。該標準規(guī)定了允許測試激勵和響應通過多個堆疊Chiplet傳輸?shù)腄fT結構。
    & Z# B" Y' d$ g* i  l; p/ w# z3 s# L+ M
    例如,要測試四個堆疊中的第三個Chiplet,第一和第二個Chiplet必須具有標準化的DfT結構,以便于測試數(shù)據(jù)的傳輸。自2020年以來,所有主要的電子設計自動化(EDA)軟件公司都遵循IEEE Std 1838?標準,確保了整個行業(yè)對Chiplet測試的一致性方法。
    5 h( s7 D& I) j) F) m* @; ~+ R0 ^
    ) _; A0 B# W2 u通用Chiplet互連快車(UCIe), I3 A0 h3 l* q* J. {% s
    另一項關鍵的標準化努力是通用Chiplet互連快車(UCIe)。該標準專注于裸片或Chiplet之間的互連,超越了競爭的界限。UCIe確保來自不同供應商的Chiplet能夠有效通信,這對Chiplet技術的廣泛采用很重要。; K* X6 w5 D, ]
    0 r5 r* R. h! i; e# R4 `4 c; b2 ?
    互連測試的進展& j# }* F% x9 f/ ^
    傳統(tǒng)的互連測試方法主要針對硬開路和短路缺陷。然而,最近的進展導致了更全面的測試方法。7 Y& P' P5 [. s- G

    / N0 M, }5 K$ A9 c! H9 {; a
    , _8 ~. n0 y5 h, p* K) y圖2:顯示了各種微凸點缺陷的掃描電鏡照片,包括電阻性變體,這些現(xiàn)在可以通過imec的E2I-TEST方法檢測到。% w# C6 @+ L+ e4 @, ^
    3 K" \  L/ U' ]% i
    Imec的E2I-TEST方法  N; B$ W1 C& |: |+ g7 b8 e
    Imec提出了一種改進的互連測試生成方法,稱為E2I-TEST。這種方法相比傳統(tǒng)方法有幾個優(yōu)勢:
  • 提高效果:E2I-TEST覆蓋了弱缺陷變體,包括高電阻短路和低電阻開路缺陷,這些缺陷通常被以前的方法忽視。
  • 提高效率:通過僅考慮相鄰互連之間的短路,該方法減少了所需的測試模式數(shù)量。
  • 可擴展性:E2I-TEST將測試模式數(shù)量與互連數(shù)量解耦,使其更適合未來互連密度不斷增加的Chiplet設計。
    , ~' ?8 W# \$ P8 `% c' H( k( S- q[/ol]
    & W# \7 }: Y, g* J3 ]$ n" \

    & I! H: M. l9 Y& d0 t7 R0 p挑戰(zhàn)和未來方向" h5 g# H" K, B
    隨著Chiplet技術的不斷發(fā)展,出現(xiàn)了幾個挑戰(zhàn)和機遇:
  • 異構集成:隨著來自不同供應商和工藝節(jié)點的Chiplet的組合,確保無縫集成和測試變得更加復雜。
  • 已知良好裸片(KGD)測試:開發(fā)高效的方法來測試集成前的單個Chiplet對降低總體成本和提高良率至關重要。
  • 熱管理:隨著3D堆疊的應用,在測試過程中管理熱量散發(fā)變得更具挑戰(zhàn)性,需要創(chuàng)新的解決方案。
  • 測試訪問:隨著Chiplet設計變得更加復雜,確保對所有組件的充分測試訪問,同時不影響性能或增加成本,仍然是一個重大挑戰(zhàn)。
  • 人工智能輔助測試:利用人工智能和機器學習技術優(yōu)化測試模式并預測潛在故障模式是一個新興的研究領域。
    4 A( y, [6 [0 E. X* f- ~[/ol]7 H( Z* X4 y: p/ \0 c2 M
    結論1 K$ }" u; L6 |, q7 g: a
    Chiplet技術代表了半導體設計的重大進步,為性能、可擴展性和成本效益提供了新的可能性。然而,從單片SoC到基于Chiplet的設計的轉變也帶來了測試和質量保證方面的新挑戰(zhàn)。; H8 ~& c# q, a) B
    4 [! y' D/ t; y5 `8 t1 O& n. @* }5 L
    通過IEEE Std 1838?和UCIe等標準化努力,以及E2I-TEST等創(chuàng)新測試方法,業(yè)界正在解決這些挑戰(zhàn)。隨著Chiplet技術的成熟,可以期待測試方法的進一步發(fā)展,確保這種有前景的方法在各種應用中發(fā)揮全部潛力,從消費電子到汽車等領域。& M5 N/ j2 S/ v
    , ]. q, R/ `4 U( D3 w" G
    9 ]8 g4 r, J6 ?- Q: d
    參考文獻4 Y- ~5 O% r! \  ~
    [1] F. Author, "Chiplet Test: Piecing Together the Next Generation of Chips - Part 2," 3D InCites, Jul. 2024. [Online]. Available: https://www.3dincites.com/2024/07/chiplet-test-piecing-together-the-next-generation-of-chips-part-2/. [Accessed: Aug. 25, 2024].' @* _- h* N0 P7 O
    9 r/ C- _$ j/ P, S+ Q$ u
    - END -
    . F$ _3 Y7 @' Y8 d0 i' q8 T
    . V" k6 k8 d5 A8 Y0 V: R! {' F軟件申請我們歡迎化合物/硅基光電子芯片的研究人員和工程師申請體驗免費版PIC Studio軟件。無論是研究還是商業(yè)應用,PIC Studio都可提升您的工作效能。0 ]; x. ^! A/ }) F* w% R
    點擊左下角"閱讀原文"馬上申請4 c$ B$ P/ W3 p5 x6 C) r1 @" T# E8 e

    0 S; X; R4 ]6 k, _% u歡迎轉載
    1 u. r5 u$ i1 W0 @0 l. Z8 ~! \
    ( O/ x  s% @' b轉載請注明出處,請勿修改內容和刪除作者信息!- K: x& \4 v" V' d5 R
    3 `) S' J, m/ I* G6 A

    ) W" v, Y; _% u5 z5 ]# ?$ U5 O+ g

    + i& L7 U, W# C
    : E, C# j9 R& r7 m. A) v/ [7 i1 u& ~  T  z3 s9 o8 B
    關注我們2 m, C, p0 N% O6 x' q
    2 G8 e( E" B  u* z/ r- }& I8 y

    . I& I) T9 _, `8 L$ \
    ) j7 u+ V! t4 i5 R+ X

    % A! p+ W1 i; d5 @$ E   ]( b  ^3 _7 s4 k7 h! @
    4 G% y" T3 L* Z) m2 f8 q& K
    * A. G) u+ L! q
                          3 h# N- E2 x/ j

    & {! [1 |3 @8 c- B. k" K- k1 G
    4 j, M  |" G& }" P
      q" u. s; {, R3 x$ t
    關于我們:* M) |: T& a; N
    深圳逍遙科技有限公司(Latitude Design Automation Inc.)是一家專注于半導體芯片設計自動化(EDA)的高科技軟件公司。我們自主開發(fā)特色工藝芯片設計和仿真軟件,提供成熟的設計解決方案如PIC Studio、MEMS Studio和Meta Studio,分別針對光電芯片、微機電系統(tǒng)、超透鏡的設計與仿真。我們提供特色工藝的半導體芯片集成電路版圖、IP和PDK工程服務,廣泛服務于光通訊、光計算、光量子通信和微納光子器件領域的頭部客戶。逍遙科技與國內外晶圓代工廠及硅光/MEMS中試線合作,推動特色工藝半導體產業(yè)鏈發(fā)展,致力于為客戶提供前沿技術與服務。
    - W9 W% d/ o) c  j6 p9 d6 P2 j+ x) [3 A! Q7 v! V
    http://www.latitudeda.com/
    % N( n1 E* ^, ^(點擊上方名片關注我們,發(fā)現(xiàn)更多精彩內容)
  • 回復

    使用道具 舉報

    發(fā)表回復

    您需要登錄后才可以回帖 登錄 | 立即注冊

    本版積分規(guī)則

    關閉

    站長推薦上一條 /1 下一條


    聯(lián)系客服 關注微信 下載APP 返回頂部 返回列表