3D IC集成和封裝概述

逍遙設計自動化

引言
: h+ V; I* U1 B* D1 F- s) Q隨著半導體行業(yè)不斷追求在更小尺寸中實現(xiàn)更高性能和更多功能，3D集成技術已成為有前途的解決方案。本文概述了關鍵的3D IC集成和封裝技術，包括硅通孔（TSV）、高帶寬內(nèi)存（HBM）以及各種堆疊方法[1]。

9 J: }$ ^/ s7 h% l3D IC封裝
3D IC封裝指的是不使用TSV的芯片垂直堆疊。常見的方法有幾種：
1. 鍵合：多個芯片堆疊并使用周邊的鍵合線連接。這是成熟的低成本方法，廣泛用于內(nèi)存堆疊（圖1和2）。


* H/ R- [" _1 z) T* v! M圖1
8 P0 N; T" |. F% e5 `8 V6 C

圖2
' D$ Z9 Q7 U3 `3 `  Z: X
2 j4 M5 S% ^5 S. U4 v2. 面對面鍵合： 兩個芯片通過微凸點面對面鍵合，其中一個芯片用鍵合線連接到基板（圖3）。

圖3

3. 背對背鍵合：兩個芯片背對背鍵合，一個芯片倒裝到基板上，另一個用鍵合線連接（圖4）。

, i$ O- ?0 m  n1 |圖4
7 L* r$ }% l0 b2 r  i. H
$ ~9 u& l/ W$ d2 s6 o7 a4. 面對面鍵合加焊球： 與方法2類似，但使用焊球而不是鍵合線連接到基板（圖5）。
- W# M* p8 I# A6 A$ Q) l) ^
( @9 v* s' m( Y$ d圖5
& S& p) C' k0 V' s# b
9 D1 K4 [/ a/ {; d5. 封裝疊加封裝（PoP）： 單獨的封裝垂直堆疊，通常底部是應用處理器，頂部是內(nèi)存（圖6）。
$ g9 R# q% d9 G$ I, q
. D1 c/ X$ \5 ?$ W: y' x$ z圖6

6. 嵌入式芯片： 芯片嵌入到封裝基板中（圖7） 。
  X. G4 A  h2 }
圖7
+ A5 I0 r+ {* g  G
) C" ]2 t7 w) }  U7. 扇出晶圓級封裝： 芯片嵌入到模塑化合物中并重新分布，以實現(xiàn)更高的I/O密度（圖8）。

圖8

, R" Z6 K' g( c# `3 n1 K每種方法在電氣性能、熱管理、尺寸和成本方面都有權衡。選擇取決于具體的應用需求。
1 f8 L* X& b' k. A4 {; N+ v
使用TSV的3D IC集成
( C: D6 Y( }3 ?3D IC集成使用TSV在硅芯片中創(chuàng)建垂直電連接。與傳統(tǒng)封裝方法相比，可實現(xiàn)更高的互連密度和帶寬。關鍵的3D IC集成技術包括：
4 S" d/ i/ T3 R1 @1 y$ l
/ K, B- p. f0 G6 @8 Q. @" M/ z1. 高帶寬內(nèi)存（HBM）：HBM使用TSV和微凸點將多個DRAM芯片堆疊在邏輯基礎芯片上（圖9）。與傳統(tǒng)DRAM封裝相比，可提供顯著更高的內(nèi)存帶寬。HBM對高性能計算、AI和圖形應用非常重要。

* j* `3 B3 r" c& y% k圖9

; o( X8 i" X! E* J# q3 u% x0 S: P, C0 c2. 芯片疊加晶圓（CoW）堆疊： 單個芯片鍵合到包含TSV的晶圓上的芯片。用于不同類型芯片的異構集成。

3. 晶圓疊加晶圓（WoW）堆疊： 整個晶圓鍵合在一起，TSV提供垂直連接�？蓪崿F(xiàn)很高的互連密度，但需要良好的芯片對芯片對準。

4. 基于中間層的集成： 帶有TSV的中間層充當中間基板，連接多個芯片。允許混合不同工藝節(jié)點和芯片類型（圖10）。

  w  h" s& ?; z" W4 N4 {% G8 C圖10
( J- G0 ]6 \; v* B- B5 r
TSV制造和組裝
TSV通常使用"中段硅通孔"或"后段硅通孔"工藝制造：

中段硅通孔：TSV在前端工藝（FEOL）之后但在后端金屬化（BEOL）之前形成。

后段硅通孔： TSV在BEOL之后創(chuàng)建，可以從晶圓正面或背面進行。
( G+ Z9 w3 l) e% d/ t  S  {
選擇會影響TSV尺寸和制造工藝流程。中段硅通孔更常用于大批量生產(chǎn)。

帶TSV的3D堆疊組裝通常使用熱壓鍵合（TCB）和銅柱微凸點。通常使用非導電薄膜（NCF）或漿料（NCP）作為底填以提高可靠性。對于HBM堆疊，芯片逐個鍵合，可能限制產(chǎn)量。為解決這個問題，已開發(fā)出同時鍵合多個芯片的集體鍵合方法（圖11）。
% \3 o$ E2 Y& n1 M/ F* f9 Z
, t+ N+ E  z0 v* a# e圖11
5 F5 w, N, b3 \2 x% Z' P
先進的3D集成：混合鍵合
- X; Z% p* ?2 m混合鍵合是一種先進的互連技術，可以直接鍵合銅墊而無需焊料凸點。與微凸點方法相比，可實現(xiàn)更細間距的互連。主要優(yōu)勢包括：
2 r7 C2 r8 s- q! H

更高的互連密度

改善的電氣和熱性能

減小封裝高度
. V$ h- Z. t! A
  U4 J+ w% q. @5 ~混合鍵合可用于各種3D集成場景：
7 O9 b4 |7 {4 `! u8 i( F6 W1. 帶TSV的芯片對芯片： 一個芯片混合鍵合到另一個含TSV的芯片上（圖12和13） 。

1 i* |9 W: ~- g9 o/ g圖12


: c, v" a% @3 D7 k9 ~圖13
% a2 p) j+ f1 h4 O2 ?( Y2 G( B  H
- x9 x* g; g" `% R& Y  D2. 不帶TSV的芯片對芯片： 用于不需要TSV的應用， 如堆疊圖像傳感器（圖14）。
' Q' X9 i- e" m5 c% o* V' r
" B% Y& i, h! E& Y圖14

6 a" C( L( V+ c  g: M' s1 z3. 芯片對晶圓：單個芯片混合鍵合到晶圓上的芯片。
2 S" T. b6 m9 [/ n+ l4 L/ G0 I1 b
4. 晶圓對晶圓： 整個晶圓混合鍵合在一起。
6 k9 N3 s% \, N1 r
英特爾、臺積電和三星等主要半導體公司正在積極開發(fā)用于大批量生產(chǎn)的混合鍵合能力。

, I% W3 H: s( C, I9 Y) Y! B3D IC的設計考慮
& m1 H+ L( Z) W: e3D集成帶來了幾個獨特的設計挑戰(zhàn)：

熱管理： 堆疊多個有源芯片會增加功率密度并可能導致熱點。需要仔細進行熱分析并可能使用熱TSV。

供電： 為堆疊中的所有芯片提供穩(wěn)定電源需要考慮TSV的電阻和電感。

測試： 需要新的測試策略來有效測試部分組裝的3D堆疊并隔離缺陷。

信號完整性： TSV和微凸點引入了新的寄生效應，必須建模和管理。

機械應力： 材料之間熱膨脹系數(shù)（CTE）的差異可能導致翹曲和可靠性問題。

成本： 3D集成工藝增加了成本，必須權衡性能和尺寸優(yōu)勢。
[/ol]
能夠處理多芯片場景和TSV/微凸點模型的先進封裝設計工具對成功開發(fā)3D IC非常必要。

應用和未來展望
3D集成技術在幾個關鍵應用領域得到越來越多的采用：
" k0 u, y, N# U0 z1 \1. 高性能計算： HBM和先進的邏輯疊加邏輯堆疊，用于提高內(nèi)存帶寬和降低延遲。
2. 移動設備： PoP和內(nèi)存疊加邏輯堆疊，用于減小尺寸和提高性能。
3. 成像： 具有單獨感應和處理層的堆疊圖像傳感器。
8 r- P" O+ `  N( |$ b5 l5 M: n# }4. 異構集成： 結合不同工藝節(jié)點甚至不同半導體材料（如硅和III-V化合物）的芯片。
1 U: ]  @8 f; y' U- z8 G! C. b
隨著傳統(tǒng)硅縮放變得更具挑戰(zhàn)性和昂貴，3D集成預計將在繼續(xù)實現(xiàn)類似摩爾定律的整體系統(tǒng)性能和功能縮放方面發(fā)揮越來越重要的作用。
正在進行的研究和開發(fā)的關鍵領域包括：

更細間距的TSV和微凸點

改進的熱管理技術

增強的設計工具和方法

用于提高可靠性和性能的新材料

通過改進制造工藝降低成本
9 |* \6 I! d& R; Q4 j
/ s) u1 Y0 w/ J& B結論
3 y- c& q# E* ?6 ?0 t" L1 t8 D3D IC集成和先進封裝技術為在傳統(tǒng)2D縮放之外繼續(xù)提高電子系統(tǒng)性能、功能和尺寸提供了很有前途的途徑。盡管仍然存在挑戰(zhàn)，特別是在熱管理和成本方面，但潛在的好處正在推動這些技術的快速發(fā)展。隨著生態(tài)系統(tǒng)的成熟，可以期待看到3D集成在廣泛應用領域的領先半導體產(chǎn)品中變得越來越普遍。

* P8 e6 E( `+ c參考文獻
7 X/ U& K; i; t+ j+ x; H- C[1] J. H. Lau, "Semiconductor Advanced Packaging," Singapore: Springer Nature Singapore Pte Ltd., 2021.

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