3D IC集成和封裝概述

逍遙設(shè)計(jì)自動(dòng)化

引言
隨著半導(dǎo)體行業(yè)不斷追求在更小尺寸中實(shí)現(xiàn)更高性能和更多功能，3D集成技術(shù)已成為有前途的解決方案。本文概述了關(guān)鍵的3D IC集成和封裝技術(shù)，包括硅通孔（TSV）、高帶寬內(nèi)存（HBM）以及各種堆疊方法[1]。
8 g' I" F0 M! M' H1 Y' Q5 O
& h) h" h  \6 h3D IC封裝
3D IC封裝指的是不使用TSV的芯片垂直堆疊。常見的方法有幾種：
6 ]' k+ L2 K- Z- `% G1. 鍵合：多個(gè)芯片堆疊并使用周邊的鍵合線連接。這是成熟的低成本方法，廣泛用于內(nèi)存堆疊（圖1和2）。

) K) B3 w1 f6 P0 n) Q
圖1
8 D4 j& h1 d$ m/ d+ d! l! u0 o

圖2
9 M1 p% w- p6 t; K. d
2. 面對(duì)面鍵合： 兩個(gè)芯片通過微凸點(diǎn)面對(duì)面鍵合，其中一個(gè)芯片用鍵合線連接到基板（圖3）。
3 {$ J) S: ]- Y. x; j
7 {' P$ Y  g# T2 k" Q圖3

1 M: M2 L) {6 x! K3. 背對(duì)背鍵合：兩個(gè)芯片背對(duì)背鍵合，一個(gè)芯片倒裝到基板上，另一個(gè)用鍵合線連接（圖4）。

* v, L0 T( Z4 E; p( r圖4
  p. i# A4 I1 G
) g3 b1 Q0 S, D5 I' o# Z; Z5 h; J( ~' B4. 面對(duì)面鍵合加焊球： 與方法2類似，但使用焊球而不是鍵合線連接到基板（圖5）。
+ |/ P6 [2 B. q0 k- p' u
圖5
/ F% Q( e: j: z+ Z8 y$ R
" a4 y9 Z4 L& v) L7 |$ ~4 ?1 L4 W5. 封裝疊加封裝（PoP）： 單獨(dú)的封裝垂直堆疊，通常底部是應(yīng)用處理器，頂部是內(nèi)存（圖6）。

/ J/ o% |4 k: J6 w# f圖6

3 l$ n% _; m( Y' z: e* s1 c6. 嵌入式芯片： 芯片嵌入到封裝基板中（圖7） 。
, D# z  a6 N+ y1 E8 V; w3 O' R
圖7
3 f9 V7 T3 j" B1 q
6 o5 Z, F. D7 K7. 扇出晶圓級(jí)封裝： 芯片嵌入到模塑化合物中并重新分布，以實(shí)現(xiàn)更高的I/O密度（圖8）。

圖8
+ ^: q2 Z3 G$ j
每種方法在電氣性能、熱管理、尺寸和成本方面都有權(quán)衡。選擇取決于具體的應(yīng)用需求。

使用TSV的3D IC集成
  `8 z( H: z; r/ h) D# T( i3D IC集成使用TSV在硅芯片中創(chuàng)建垂直電連接。與傳統(tǒng)封裝方法相比，可實(shí)現(xiàn)更高的互連密度和帶寬。關(guān)鍵的3D IC集成技術(shù)包括：

1. 高帶寬內(nèi)存（HBM）：HBM使用TSV和微凸點(diǎn)將多個(gè)DRAM芯片堆疊在邏輯基礎(chǔ)芯片上（圖9）。與傳統(tǒng)DRAM封裝相比，可提供顯著更高的內(nèi)存帶寬。HBM對(duì)高性能計(jì)算、AI和圖形應(yīng)用非常重要。
* c# K/ q" _- y; \1 `
圖9
! j+ W1 b7 f  E! x% }2 R
: Q' K" {/ v  f' `" O0 l/ U2. 芯片疊加晶圓（CoW）堆疊： 單個(gè)芯片鍵合到包含TSV的晶圓上的芯片。用于不同類型芯片的異構(gòu)集成。

3. 晶圓疊加晶圓（WoW）堆疊： 整個(gè)晶圓鍵合在一起，TSV提供垂直連接�？蓪�(shí)現(xiàn)很高的互連密度，但需要良好的芯片對(duì)芯片對(duì)準(zhǔn)。
1 w2 S8 S4 }! v/ H& z; q( Y& W6 h9 M
9 A) L# k/ C2 b1 o4. 基于中間層的集成： 帶有TSV的中間層充當(dāng)中間基板，連接多個(gè)芯片。允許混合不同工藝節(jié)點(diǎn)和芯片類型（圖10）。
3 j, Y, w- g7 [1 r( ]
2 q, q+ w: n: w/ h圖10
( E# b$ l7 R4 d2 D
TSV制造和組裝
TSV通常使用"中段硅通孔"或"后段硅通孔"工藝制造：
" [; j6 k# G: Q$ b0 Y% s/ @

中段硅通孔：TSV在前端工藝（FEOL）之后但在后端金屬化（BEOL）之前形成。

后段硅通孔： TSV在BEOL之后創(chuàng)建，可以從晶圓正面或背面進(jìn)行。

" v0 Q. S) ?; h, R& I/ l* \+ l選擇會(huì)影響TSV尺寸和制造工藝流程。中段硅通孔更常用于大批量生產(chǎn)。
& g* T3 F# J9 F, ~. D; Z
2 @" e' ], _2 V9 S0 x帶TSV的3D堆疊組裝通常使用熱壓鍵合（TCB）和銅柱微凸點(diǎn)。通常使用非導(dǎo)電薄膜（NCF）或漿料（NCP）作為底填以提高可靠性。對(duì)于HBM堆疊，芯片逐個(gè)鍵合，可能限制產(chǎn)量。為解決這個(gè)問題，已開發(fā)出同時(shí)鍵合多個(gè)芯片的集體鍵合方法（圖11）。
; g" o6 G2 r% B3 u0 ]3 A
$ r  {# J4 t$ a圖11
2 W& _+ p6 O' u7 V
5 W; G: H0 C6 P, N" I+ {先進(jìn)的3D集成：混合鍵合
8 R5 g) _' \+ ]6 D5 P1 c9 ?混合鍵合是一種先進(jìn)的互連技術(shù)，可以直接鍵合銅墊而無(wú)需焊料凸點(diǎn)。與微凸點(diǎn)方法相比，可實(shí)現(xiàn)更細(xì)間距的互連。主要優(yōu)勢(shì)包括：
, a( ?( K6 P1 l% I6 t; D

更高的互連密度

改善的電氣和熱性能

減小封裝高度

混合鍵合可用于各種3D集成場(chǎng)景：
2 c1 I: S; h6 T: k, T1. 帶TSV的芯片對(duì)芯片： 一個(gè)芯片混合鍵合到另一個(gè)含TSV的芯片上（圖12和13） 。

圖12

: t, o: D, ?2 G. l0 I0 H
圖13

2. 不帶TSV的芯片對(duì)芯片： 用于不需要TSV的應(yīng)用， 如堆疊圖像傳感器（圖14）。

圖14

, T+ x1 w& S. o9 s* @3. 芯片對(duì)晶圓：單個(gè)芯片混合鍵合到晶圓上的芯片。

1 J  N9 b9 v9 d4. 晶圓對(duì)晶圓： 整個(gè)晶圓混合鍵合在一起。

英特爾、臺(tái)積電和三星等主要半導(dǎo)體公司正在積極開發(fā)用于大批量生產(chǎn)的混合鍵合能力。

3D IC的設(shè)計(jì)考慮
3D集成帶來了幾個(gè)獨(dú)特的設(shè)計(jì)挑戰(zhàn)：

熱管理： 堆疊多個(gè)有源芯片會(huì)增加功率密度并可能導(dǎo)致熱點(diǎn)。需要仔細(xì)進(jìn)行熱分析并可能使用熱TSV。

供電： 為堆疊中的所有芯片提供穩(wěn)定電源需要考慮TSV的電阻和電感。

測(cè)試： 需要新的測(cè)試策略來有效測(cè)試部分組裝的3D堆疊并隔離缺陷。

信號(hào)完整性： TSV和微凸點(diǎn)引入了新的寄生效應(yīng)，必須建模和管理。

機(jī)械應(yīng)力： 材料之間熱膨脹系數(shù)（CTE）的差異可能導(dǎo)致翹曲和可靠性問題。

成本： 3D集成工藝增加了成本，必須權(quán)衡性能和尺寸優(yōu)勢(shì)。
[/ol]
能夠處理多芯片場(chǎng)景和TSV/微凸點(diǎn)模型的先進(jìn)封裝設(shè)計(jì)工具對(duì)成功開發(fā)3D IC非常必要。

8 ^! l' k' }; ~& [2 P應(yīng)用和未來展望
- q' z% z  |  ]# x" @3D集成技術(shù)在幾個(gè)關(guān)鍵應(yīng)用領(lǐng)域得到越來越多的采用：
1. 高性能計(jì)算： HBM和先進(jìn)的邏輯疊加邏輯堆疊，用于提高內(nèi)存帶寬和降低延遲。
2. 移動(dòng)設(shè)備： PoP和內(nèi)存疊加邏輯堆疊，用于減小尺寸和提高性能。
3. 成像： 具有單獨(dú)感應(yīng)和處理層的堆疊圖像傳感器。
4. 異構(gòu)集成： 結(jié)合不同工藝節(jié)點(diǎn)甚至不同半導(dǎo)體材料（如硅和III-V化合物）的芯片。
7 \! i3 y" Q! I# n0 ~
- ]1 x. X3 ?. s% U' m9 q隨著傳統(tǒng)硅縮放變得更具挑戰(zhàn)性和昂貴，3D集成預(yù)計(jì)將在繼續(xù)實(shí)現(xiàn)類似摩爾定律的整體系統(tǒng)性能和功能縮放方面發(fā)揮越來越重要的作用。
正在進(jìn)行的研究和開發(fā)的關(guān)鍵領(lǐng)域包括：

更細(xì)間距的TSV和微凸點(diǎn)

改進(jìn)的熱管理技術(shù)

增強(qiáng)的設(shè)計(jì)工具和方法

用于提高可靠性和性能的新材料

通過改進(jìn)制造工藝降低成本

結(jié)論
3D IC集成和先進(jìn)封裝技術(shù)為在傳統(tǒng)2D縮放之外繼續(xù)提高電子系統(tǒng)性能、功能和尺寸提供了很有前途的途徑。盡管仍然存在挑戰(zhàn)，特別是在熱管理和成本方面，但潛在的好處正在推動(dòng)這些技術(shù)的快速發(fā)展。隨著生態(tài)系統(tǒng)的成熟，可以期待看到3D集成在廣泛應(yīng)用領(lǐng)域的領(lǐng)先半導(dǎo)體產(chǎn)品中變得越來越普遍。
7 G+ m9 l+ n) G5 |
, @# ~5 G; u7 X5 C' Y參考文獻(xiàn)
[1] J. H. Lau, "Semiconductor Advanced Packaging," Singapore: Springer Nature Singapore Pte Ltd., 2021.

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