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引言隨著摩爾定律接近極限,半導(dǎo)體行業(yè)正在探索新方法來(lái)持續(xù)提高集成線路的性能、功率效率和成本效益。Chiplet異構(gòu)集成將傳統(tǒng)的片上系統(tǒng)(SoC)設(shè)計(jì)重新設(shè)計(jì)為更小的功能塊,稱(chēng)為Chiplet。本文將探討Chiplet異構(gòu)集成的概念、優(yōu)勢(shì)、挑戰(zhàn)以及各種實(shí)現(xiàn)技術(shù)。2 p1 ]; [; ?8 G
什么是Chiplet?Chiplet是功能性集成線路塊,通常由可重用的IP(知識(shí)產(chǎn)權(quán))塊組成。與將所有功能集成到單個(gè)整體芯片的傳統(tǒng)SoC不同,基于Chiplet的設(shè)計(jì)將這些功能分割成獨(dú)立的較小芯片,可以使用不同的工藝制造,然后使用先進(jìn)的封裝技術(shù)集成。' t% h- c. S* k- W" e6 x- Q
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3 c/ H w& j, ` }4 ]( ~圖1:兩種Chiplet異構(gòu)集成方法:(a)芯片分割和集成,(b)芯片分區(qū)和集成。
3 v& h2 a9 A5 I R. t. hChiplet異構(gòu)集成的優(yōu)勢(shì)1. 良率提升:較小的芯片具有更高的良率,從而降低制造成本。圖2說(shuō)明了這一概念:
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& c# m- `: e8 L: W$ y* D/ [圖2:整體設(shè)計(jì)和各種Chiplet設(shè)計(jì)的良率與芯片尺寸的關(guān)系。" C# P; B0 B) B# A1 q7 p D" w
2. 上市時(shí)間:芯片分區(qū)可以加快開(kāi)發(fā)速度。8 u7 ]5 |1 i# t2 m% ], J
3. 成本降低:AMD證明,使用Chiplet進(jìn)行CPU核心設(shè)計(jì)可以將32核CPU的硅設(shè)計(jì)和制造成本降低最多40%。+ X5 q0 C, c9 t5 H7 c9 j% B. R
4. 散熱優(yōu)勢(shì):將芯片分散在封裝中可以改善熱管理。) J9 o8 o/ G+ }) _- l6 \) v1 s
Chiplet異構(gòu)集成的挑戰(zhàn)接口和復(fù)制邏輯需要額外面積更高的封裝成本增加的復(fù)雜性和設(shè)計(jì)工作需要適合Chiplet設(shè)計(jì)的新方法[/ol]8 }+ A! d* W. B# b
用于Chiplet集成的先進(jìn)封裝技術(shù)為支持Chiplet異構(gòu)集成,出現(xiàn)了幾種先進(jìn)的封裝技術(shù):1. 有機(jī)基板上的2D Chiplet集成:這種方法將Chiplet并排放置在有機(jī)基板上。AMD的EPYC處理器使用了這種技術(shù)。2 [" }; q% C- Q0 x- j5 k* ~7 c; P
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% N0 N6 `6 p% {; r圖3:AMD第二代EPYC在有機(jī)基板上的2D Chiplet異構(gòu)集成。: K) @5 r/ s3 C
2. 有機(jī)基板上的2.1D Chiplet集成:這種方法在有機(jī)基板上添加薄膜層,以提高互連密度。新光電氣的i-THOP(集成薄膜高密度有機(jī)封裝)是這種技術(shù)的一個(gè)例子。+ |$ E3 w4 s% r) ~, P1 O2 q
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圖4:新光電氣在有機(jī)基板上的2.1D Chiplet異構(gòu)集成。3 L- V M4 C% I! m& t6 H
硅中介層上的2.5D Chiplet集成這種技術(shù)使用帶有硅通孔(TSV)的無(wú)源硅中介層來(lái)連接Chiplet。臺(tái)積電的晶圓級(jí)封裝(CoWoS)是一個(gè)突出的例子。/ W* W: z2 H) c! X: r
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圖5:在無(wú)源TSV中介層上的2.5D(CoWoS-2) Chiplet異構(gòu)集成。
# h' [* n1 Z( V8 Y. {7 o B3D Chiplet集成這種方法使用帶有TSV的有源中介層垂直堆疊Chiplet。英特爾的Foveros技術(shù)是這種技術(shù)的主要代表。
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, ~6 F' R" v$ v6 |9 d圖6:英特爾的3D Chiplet異構(gòu)集成(Foveros)。* s5 b, s* C% A; _
帶硅橋的Chiplet集成這種方法在有機(jī)基板中嵌入硅橋來(lái)連接Chiplet。英特爾的EMIB(嵌入式多芯片互連橋)使用了這種方法。
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, ^7 K/ S, c" \; p0 A圖7:英特爾在帶硅橋的有機(jī)基板上的Chiplet異構(gòu)集成(Agilex FPGA)。
& `' u$ @) z- u$ A封裝疊加(PoP) Chiplet集成這種技術(shù)垂直疊加封裝,通常結(jié)合邏輯和存儲(chǔ)Chiplet。蘋(píng)果的A系列處理器使用這種方法,結(jié)合臺(tái)積電的InFO(集成扇出)技術(shù)。
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3 j; T/ O- y' ]圖8:蘋(píng)果iPhone的PoP InFO Chiplet異構(gòu)集成。
) X3 V1 J1 f4 n. Q- K案例研究:1. AMD的EPYC處理器:AMD的第二代EPYC服務(wù)器處理器展示了Chiplet設(shè)計(jì)的強(qiáng)大功能。通過(guò)使用Chiplet,AMD實(shí)現(xiàn)了比整體設(shè)計(jì)更高的核心數(shù)和性能,同時(shí)還降低了成本。! N. p, B0 F+ |' D! s
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* g2 z% C; v7 g* k u [; A k' j圖9:AMD的芯片成本比較:Chiplet(7 nm + 12 nm)與整體(7 nm)。
/ \7 Y: H0 L# [- u+ h" p: I$ l2. 英特爾的Lakefield處理器:英特爾的Lakefield移動(dòng)處理器使用Foveros 3D封裝技術(shù)垂直堆疊Chiplet。這種方法可以在適合移動(dòng)設(shè)備的緊湊形態(tài)下實(shí)現(xiàn)高性能。8 e% p4 p' g# }2 ?7 H6 B* Q8 d! `
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圖10:使用Foveros技術(shù)的英特爾Lakefield移動(dòng)處理器。- p G |* n4 T* U) Z! R
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. I0 ~9 @) ?3 \+ B I2 x圖11:Lakefield處理器橫截面的掃描電子顯微鏡圖像。
# ~/ X" w' R" C! L3 g8 V未來(lái)趨勢(shì)半導(dǎo)體行業(yè)在Chiplet集成技術(shù)方面不斷創(chuàng)新,些新興趨勢(shì)包括:1. 更細(xì)的互連間距:英特爾已經(jīng)展示了10 μm間距的混合鍵合技術(shù),相比Lakefield使用的50 μm間距有了顯著提升。, U |6 [8 |! S; e8 \3 }
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圖12:英特爾的Foveros技術(shù):微凸點(diǎn)(50 μm間距)和無(wú)凸點(diǎn)(10 μm間距)技術(shù)對(duì)比。
+ K& z+ A8 A6 R& [2. 3DFabric集成:臺(tái)積電的3DFabric技術(shù)為Chiplet集成提供全面的平臺(tái),涵蓋前端到后端的工藝。7 e6 c8 J6 `4 \$ M
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圖13:臺(tái)積電3DFabric集成概念。
) X% V/ l+ |- L0 F6 l" @- l3. 混合鍵合:臺(tái)積電的集成芯片系統(tǒng)(SoIC)技術(shù)使用混合鍵合進(jìn)行芯片到芯片和芯片到晶圓的集成,與傳統(tǒng)的微凸點(diǎn)方法相比,提供了更好的熱性能和能量性能。) ?' t5 T; f. K: O: }
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圖14:SoIC與傳統(tǒng)3D IC的熱性能和能量性能比較。0 X* E+ C3 u g! t2 \4 b
結(jié)論Chiplet異構(gòu)集成代表了半導(dǎo)體設(shè)計(jì)和封裝的范式轉(zhuǎn)變。通過(guò)將復(fù)雜系統(tǒng)分解為更小、更易管理的Chiplet,制造商可以優(yōu)化性能、降低成本并縮短上市時(shí)間。雖然在標(biāo)準(zhǔn)化和設(shè)計(jì)工具方面仍然存在挑戰(zhàn),但基于Chiplet設(shè)計(jì)的潛在優(yōu)勢(shì)正在推動(dòng)行業(yè)快速創(chuàng)新。& \ K# s6 l$ a
展望未來(lái),可以預(yù)期Chiplet集成技術(shù)將繼續(xù)進(jìn)步,包括更細(xì)的互連間距、改進(jìn)的熱管理和更復(fù)雜的3D集成技術(shù)。AMD EPYC處理器和英特爾Lakefield等產(chǎn)品的成功證明了基于Chiplet設(shè)計(jì)的可行性和潛力。; p, I9 r* [/ c2 g7 X7 G
對(duì)于希望利用Chiplet技術(shù)的公司來(lái)說(shuō),權(quán)衡不同集成方法之間的利弊,并選擇最適合其特定應(yīng)用需求、性能目標(biāo)和成本限制的方法非常重要。隨著生態(tài)系統(tǒng)的成熟和標(biāo)準(zhǔn)的出現(xiàn),Chiplet異構(gòu)集成將在塑造半導(dǎo)體設(shè)計(jì)和制造的未來(lái)方面發(fā)揮重要作用。
1 E* a4 |8 I. J3 [參考文獻(xiàn)J. H. Lau, "Semiconductor Advanced Packaging," Singapore: Springer Nature Singapore Pte Ltd., 2021.
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