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引言本文探討了光電共封裝(CPO)技術(shù)在高速數(shù)據(jù)中心異構(gòu)集成領(lǐng)域的重要進(jìn)展。我們將介紹光學(xué)收發(fā)器的演變、CPO的基本原理,以及將光電子集成芯片(PIC)、電子集成線路(EIC)和專用集成線路(ASIC)集成到緊湊、高性能封裝中的各種方法[1]。' \5 k4 y1 I2 o5 c/ L3 X7 q6 X
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光電共封裝簡介2 g+ _$ }7 F1 m0 K( Y0 ?* v5 B" d
光電共封裝是一種異構(gòu)集成封裝方法,將由光電子集成芯片(PIC)組成的光學(xué)引擎(OE)與由電子集成線路(EIC)和交換ASIC組成的電氣引擎(EE)相結(jié)合。CPO的主要優(yōu)勢包括:縮短OE/EE和ASIC之間的電氣接口長度降低信號驅(qū)動的能耗減少延遲,提高電氣性能[/ol]
( p3 v: J' Q d g& m) \為了理解CPO的重要性,我們需要追溯數(shù)據(jù)中心光學(xué)收發(fā)器的演變歷程。6 ]/ e$ b$ r& l# e
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7 X% r3 g$ E* j1 W* X1 A7 c1 P, ~圖1展示了光學(xué)收發(fā)器技術(shù)的發(fā)展路線圖,從可插拔光學(xué)模塊到板載光學(xué)模塊(OBO)、近封裝光學(xué)模塊(NPO)和光電共封裝(CPO)。% q' j* i1 ]) ^4 J( F
可插拔收發(fā)器(2000年至今)自2000年以來,SFP、QSFP及其變體等可插拔收發(fā)器在業(yè)界得到廣泛應(yīng)用。這些模塊安裝在印刷電路板(PCB)邊緣,ASIC則連接到封裝基板上。雖然用途廣泛,但PIC/EIC和ASIC之間的距離最長,導(dǎo)致功耗較高,電氣性能較低。
! z/ l+ a; r% ]; D$ A3 D板載光學(xué)模塊(OBO)(2018年至今)OBO將收發(fā)器的關(guān)鍵組件(OE和EE)與封裝好的ASIC放置在同一PCB上,排列在ASIC四周。這種方法縮短了PIC/EIC和ASIC之間的距離,與可插拔收發(fā)器相比,功耗和電氣性能得到改善。8 S( ^) p8 {& T- Q# h
近封裝光學(xué)模塊(NPO)(2020年至今)NPO進(jìn)一步優(yōu)化了布局,將OE/EE放置在可選的光學(xué)基板上,與封裝好的ASIC并排放置在高性能基板上。這種配置消除了通過PCB的高速數(shù)據(jù)帶寬,提供了更好的功耗和電氣性能。光互聯(lián)論壇(OIF)正在開發(fā)超短距離(XSR)+電氣接口,以支持ASIC和光學(xué)元件之間長度達(dá)150毫米的NPO。
* X8 O, [# ~# l D0 p光電共封裝(CPO)(2023年至今)CPO代表了最新進(jìn)展,將OE/EE(有或沒有光學(xué)基板)與ASIC芯片并排放置在同一共封裝基板的四個邊緣。這種配置實(shí)現(xiàn)了ASIC和PIC/EIC之間的最短距離,從而獲得最佳的電氣性能。根據(jù)OIF的標(biāo)準(zhǔn),CPO將OE/EE模塊和主ASIC限制在50毫米以內(nèi),通道損耗限制在10 dB。
) \& N3 Y( U3 H" T. n6 H異構(gòu)集成方法為了有效實(shí)現(xiàn)CPO,開發(fā)了各種異構(gòu)集成技術(shù)。這些方法可以大致分為2D和3D集成方法。% U! t. A3 J7 P7 v& w
2D異構(gòu)集成
3 x7 {& x! E" e* j9 g2D集成涉及將組件并排放置在公共基板上。可能有幾種配置:PIC和EIC在光學(xué)基板上,與ASIC并排放置在共封裝基板上PIC、EIC和ASIC在TSV互連層或有機(jī)互連層上PIC、EIC和ASIC在TSV互連層或有機(jī)互連層上,然后連接到封裝基板上. t0 U2 s7 G- [" {1 Q
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圖2展示了ASIC、EIC和PIC在共封裝基板上的各種2D異構(gòu)集成方法。/ b/ ]7 M/ [: R3 R) r, k
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帶橋接的2D集成為了增強(qiáng)組件之間的連接,可以使用硅橋或嵌入式多芯片互連橋(EMIB):使用微凸點(diǎn)連接Chiplet(ASIC、EIC和PIC)的硅橋采用Cu-Cu無凸點(diǎn)混合鍵合的硅橋嵌入共封裝基板腔體中的英特爾EMIB[/ol]
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圖3展示了使用硅橋在共封裝基板上進(jìn)行ASIC、EIC和PIC的2D異構(gòu)集成。1 v$ o# k' N6 h
3D異構(gòu)集成3D集成涉及垂直堆疊組件,提供更高的密度和潛在的更好性能。PIC和EIC的各種3D集成方法包括:使用微凸點(diǎn)的正面對正面堆疊使用微凸點(diǎn)和硅通孔(TSV)的正面對背面堆疊無凸點(diǎn)Cu-Cu混合鍵合使用TSV互連層或有機(jī)互連層的堆疊[/ol]
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, a1 }# D5 F+ e6 B" y% |圖4展示了EIC和PIC的各種3D異構(gòu)集成技術(shù)。, s9 @4 w6 |8 E
ASIC、PIC和EIC的3D集成將PIC和EIC的3D集成與ASIC放置相結(jié)合,形成了幾種CPO配置:3D堆疊的PIC和EIC在光學(xué)基板上,與ASIC并排放置在共封裝基板上3D堆疊的PIC和EIC與ASIC在TSV互連層或有機(jī)互連層上3D堆疊的PIC和EIC與ASIC在TSV互連層或有機(jī)互連層上,連接到封裝基板上
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圖5展示了ASIC、EIC和PIC的3D異構(gòu)集成方法。
5 q* \! H2 r" P; w- @; n( ~+ b& A4 J先進(jìn)的CPO配置隨著數(shù)據(jù)中心交換機(jī)從25.6 Tbit/s發(fā)展到51.2 Tbit/s,對更緊湊、更高效的CPO解決方案的需求變得越來越重要。兩種創(chuàng)新方法解決了這一挑戰(zhàn):% Q4 F/ M6 i8 K* E/ n! o
1. 使用混合鍵合的堆疊PIC和EIC! v" B. L) M5 w& ~+ x/ q( F
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圖6展示了使用PIC和EIC的3D堆疊和混合鍵合的51.2 Tbit/s交換機(jī)的光電共封裝方法。
; e, V& G- {& t7 X/ R2. 使用有機(jī)互連層的堆疊PIC和EIC
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$ B: o2 v% c% W# }! E圖7展示了另一種使用有機(jī)互連層堆疊PIC和EIC的51.2 Tbit/s交換機(jī)的光電共封裝方法。2 \/ _& F5 p0 s# c2 @& L
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帶橋接的3D集成將3D集成技術(shù)與橋接技術(shù)相結(jié)合提供了額外的優(yōu)勢:通過硅橋連接到ASIC的3D堆疊PIC和EIC使用英特爾EMIB的3D堆疊PIC和EIC與ASIC使用嵌入扇出型有機(jī)互連層的硅橋的3D堆疊PIC和EIC與ASIC[/ol]# t9 T; G; l1 N9 J, Q! R$ Y7 J
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9 f- |4 Z# ~4 @8 [ p E& ?圖8展示了在共封裝基板上使用硅橋進(jìn)行ASIC、EIC和PIC的3D異構(gòu)集成。; b4 E# C6 _4 t% ?1 V4 P) v
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玻璃基板:下一個前沿英特爾最近宣布的下一代高功率處理器玻璃基板技術(shù)引起了業(yè)界的興趣。與有機(jī)基板相比,玻璃基板具有以下優(yōu)勢:表面更光滑、更平坦能夠集成用于光傳輸?shù)牟▽?dǎo)優(yōu)越的光學(xué)性能更好的熱穩(wěn)定性、機(jī)械穩(wěn)定性和尺寸穩(wěn)定性更高的互連密度改善信號速度、功率傳輸和設(shè)計規(guī)則[/ol]
# t* r7 N/ \, Y: U- g, r3 \然而,玻璃基板也帶來了挑戰(zhàn),包括更高的生產(chǎn)成本、初期良率問題以及建立可行的商業(yè)生產(chǎn)生態(tài)系統(tǒng)的需求。% A/ r: l& P$ }7 m/ r: J* e( `
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{9 t7 ?% Z% q- {! v$ n/ D圖9展示了使用玻璃互連層進(jìn)行EIC和PIC的3D異構(gòu)集成。! y+ i% |. ~2 j! n- P) b
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3 h# p% k+ {: ]( e3 {) y" z圖10展示了使用玻璃互連層在共封裝基板上進(jìn)行ASIC、EIC和PIC的3D異構(gòu)集成。! C" r+ j5 W! w7 }7 j2 c
基于玻璃互連層的CPO的組裝過程包括以下幾個步驟:在玻璃基板上蝕刻腔體并創(chuàng)建穿透玻璃通孔(TGV)使用芯片附著和保持裝置將PIC放置在腔體中用模塑樹脂填充間隙制造重分布層(RDL)和玻璃波導(dǎo)組裝光纖耦合器和光纖在EIC和PIC之間進(jìn)行微凸點(diǎn)鍵合或Cu-Cu混合鍵合[/ol]2 P) v. m7 ]% S3 K1 Z( q
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圖11概述了使用玻璃互連層在共封裝基板上制造ASIC、EIC和PIC的3D異構(gòu)集成的過程。, d# g' S& \7 C' r# d/ k) Y
8 h: p# k8 }" J6 l2 Q& v6 @結(jié)論光電共封裝代表了高速數(shù)據(jù)中心異構(gòu)集成技術(shù)的重大進(jìn)步。通過將光電和電子組件組合成緊湊、高效的封裝,CPO與傳統(tǒng)的可插拔收發(fā)器相比,提供了更好的性能、更低的功耗和更低的延遲。
; {5 ~) e) c+ h ]: p6 O3 z隨著數(shù)據(jù)中心交換機(jī)的不斷發(fā)展,3D堆疊、硅橋和玻璃基板等創(chuàng)新集成技術(shù)將在滿足下一代系統(tǒng)需求方面發(fā)揮關(guān)鍵作用。從25.6 Tbit/s到51.2 Tbit/s交換機(jī)的發(fā)展需要更復(fù)雜的封裝解決方案,推動了先進(jìn)CPO配置的發(fā)展。" H0 _7 f% o# ^2 a" N O$ n
盡管仍然存在挑戰(zhàn),特別是在采用玻璃基板方面,但CPO的潛在優(yōu)勢是巨大的。隨著業(yè)界不斷完善這些技術(shù),我們可以期待數(shù)據(jù)中心性能、效率和可擴(kuò)展性的進(jìn)一步提高。
. d0 L% i# l" p @* L2 F2 @9 ]' S( ?光電共封裝的未來在于成功集成多種技術(shù),包括先進(jìn)材料、3D集成技術(shù)和新型互連解決方案。隨著研究人員和工程師繼續(xù)推動可能性的界限,CPO無疑將在塑造下一代高速、高性能數(shù)據(jù)中心方面發(fā)揮關(guān)鍵作用。
" r1 m+ j! J% h f' o) S. S參考文獻(xiàn)[1]J. H. Lau, "Co-packaged Optics," in Flip Chip, Hybrid Bonding, Fan-In, and Fan-Out Technology. Singapore: Springer Nature Singapore Pte Ltd., 2024, ch. 6, pp. 471-491.1 P! p% a3 w3 e$ b
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