Chiplet通信和橋接技術(shù)：實現(xiàn)下一代異構(gòu)集成

逍遙設計自動化

引言人工智能、5G/6G網(wǎng)絡和高性能計算的快速發(fā)展推動了對更復雜半導體封裝解決方案的需求。Chiplet設計和異構(gòu)集成成為滿足這些需求的關(guān)鍵方法,與傳統(tǒng)的單片系統(tǒng)芯片(SoC)設計相比,提供了更高的性能、更低的成本和更大的靈活性。Chiplet架構(gòu)的一個關(guān)鍵方面是Chiplet之間的通信,這通常由各種橋接技術(shù)實現(xiàn)。本文將探討Chiplet的概念、不同的橋接技術(shù)及其在先進封裝解決方案中的應用[1]。
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Chiplet和異構(gòu)集成簡介
4 b9 V/ X" N2 f: X! LChiplet是可以在單個封裝中組合以創(chuàng)建更復雜系統(tǒng)的小型專用裸片。這種方法允許對不同組件使用優(yōu)化的制造工藝,并可在單個封裝中混合各種技術(shù)。異構(gòu)集成指的是用于將這些不同Chiplet組合成一個統(tǒng)一系統(tǒng)的封裝技術(shù)。

圖1說明了各種Chiplet設計和異構(gòu)集成封裝方法,包括芯片分區(qū)、芯片分割以及使用不同中介層技術(shù)的多系統(tǒng)集成。
該圖展示了五種不同的Chiplet設計和異構(gòu)集成方法:

芯片分區(qū)和異構(gòu)集成

芯片分割和異構(gòu)集成

使用薄膜層的多系統(tǒng)集成

使用無TSV中介層的多系統(tǒng)集成

使用TSV中介層的多系統(tǒng)集成[/ol]
( d' v. o$ @8 k4 `, R8 u7 Q每種方法在成本優(yōu)化、制造良率、形狀因子和性能方面都提供獨特的優(yōu)勢。
Chiplet通信的橋接技術(shù)為了實現(xiàn)Chiplet之間的高效通信,開發(fā)了各種橋接技術(shù)。這些橋接作為Chiplet之間的互連,促進高速數(shù)據(jù)傳輸和信號完整性。讓我們探討一些目前使用的主要橋接技術(shù)。
1 W6 z2 l8 G( M$ N" Z3 O5 z! s1 g! i英特爾的嵌入式多裸片互連橋(EMIB)[/ol]英特爾的EMIB技術(shù)是Chiplet通信的先驅(qū)橋接解決方案之一。EMIB涉及將小型硅橋嵌入到構(gòu)建封裝基板的腔體中。
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1 S+ r0 d& _9 M3 V! q圖2展示了英特爾的嵌入式多裸片互連橋(EMIB)技術(shù),說明了硅橋如何嵌入到封裝基板中以連接Chiplet。

EMIB技術(shù)提供以下幾個優(yōu)勢:

消除了對大型昂貴硅中介層的需求

實現(xiàn)Chiplet之間的高密度互連

允許混合搭配各種Chiplet技術(shù)
英特爾已成功在Kaby Lake處理器和Agilex FPGA等產(chǎn)品中實施EMIB,展示了其多功能性和性能優(yōu)勢。
2. IBM的直接鍵合異構(gòu)集成(DBHi)IBM的DBHi技術(shù)代表了使用硅橋進行Chiplet互連的另一種方法。與EMIB不同,DBHi不需要將橋接嵌入基板內(nèi)的腔體中。
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圖3說明了IBM的直接鍵合異構(gòu)集成(DBHi)方法,展示了如何使用標準封裝基板上的硅橋連接Chiplet。
DBHi的主要特點包括:

在Chiplet上使用C4凸點,在橋接上使用C2凸點

與EMIB相比,封裝基板設計更簡單

可能降低制造成本
7 f' T1 S: Z+ Q. w; a+ o! e3. 臺積電的帶局部硅互連的晶圓級芯片堆疊(CoWoS-L)臺積電開發(fā)了CoWoS-L作為其CoWoS(晶圓級芯片堆疊)技術(shù)的演進。CoWoS-L用較小的局部硅互連(LSI)或嵌入環(huán)氧模塑料(emc)中的橋接替代大型硅中介層,并配有重分布層(RDL)。

圖4比較了臺積電傳統(tǒng)的使用TSV中介層的CoWoS技術(shù)(a)與使用嵌入EMC中的LSI橋接和扇出型RDL的新CoWoS-L方法(b)。
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CoWoS-L提供以下幾個優(yōu)點:

由于硅橋尺寸較小,降低了制造成本

與大型中介層相比,良率提高

保持亞微米銅RDL的高性能互連
4. 矽品精密的帶TSV的扇出型嵌入式橋接(FO-EB-T)與臺積電的方法類似,矽品精密開發(fā)了FO-EB-T,用嵌入EMC中的硅橋和扇出型RDL替代傳統(tǒng)的TSV中介層。

圖5展示了矽品精密的FO-EB-T技術(shù)(b)與傳統(tǒng)CoWoS(a)的比較,突出顯示了用嵌入EMC中的橋接和扇出型RDL替代TSV中介層。
2 l! ?' b) E6 U* L% k; EFO-EB-T技術(shù)提供:

改善了更大封裝尺寸的可擴展性

通過使用較小的硅橋降低成本

將TSV集成到橋接中以增強連接性
混合鍵合橋接技術(shù)橋接技術(shù)中有前途的進展是使用混合鍵合來連接Chiplet和橋接。與傳統(tǒng)的基于凸點的互連相比,這種方法提供更高的密度和性能。
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" p4 l" Y; ?) y( y9 \, X圖6說明了用于連接Chiplet和硅橋的混合鍵合概念,展示了與傳統(tǒng)凸點互連相比,可能實現(xiàn)更高的密度和更好的性能。
混合鍵合橋接提供:

更精細間距的互連

改善電氣和熱性能

進一步縮小封裝尺寸的潛力
硅橋的制造工藝硅橋的制造涉及幾個關(guān)鍵步驟,包括創(chuàng)建硅通孔(TSV)和重分布層(RDL)。TSV制造:

; W! l# H$ Q. L$ R. {1 A圖7概述了用于硅橋的硅通孔(TSV)的制造過程。
0 q4 l$ U1 F9 ?5 G$ [TSV制造過程通常包括:

絕緣層沉積

光刻和刻蝕以創(chuàng)建通孔

阻擋層和種子層沉積

銅電鍍填充通孔

化學機械拋光(CMP)去除多余銅[/ol]
1 n% K/ t( R5 ?; C5 L' z: DRDL制造:在硅橋上創(chuàng)建RDL主要有兩種方法:
1. 聚合物+銅電鍍和蝕刻方法:
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' S8 Q' e' u6 Z6 d- q圖8顯示了使用聚合物和銅電鍍/蝕刻技術(shù)的RDL制造過程。
這種方法包括:

旋涂聚合物介電材料(如聚酰亞胺或BCB)

光刻和蝕刻以創(chuàng)建通孔開口

銅濺射和電鍍

蝕刻以定義最終RDL圖案
, p) |* Z+ ^/ D2 ?, Z; [2. SiO2+銅damascene和CMP方法:
' ~0 z) f0 I+ f1 `
圖9說明了使用SiO2介電材料和銅damascene技術(shù)的RDL制造過程。
0 n6 D8 ^/ G/ F! f1 `這種方法包括:

PECVD沉積SiO2

光刻和蝕刻以創(chuàng)建溝槽和通孔

阻擋層和種子層沉積

銅電鍍

CMP去除多余銅并平坦化表面

4 e5 p# V$ F1 j0 T1 R4 \使用橋接技術(shù)的先進封裝示例幾種高性能產(chǎn)品已成功實施各種橋接技術(shù):1. AMD的Instinct MI250X計算加速器:
5 Q9 L: q+ M  U" v
$ X) m# U1 a6 L3 ]圖10顯示了AMD的Instinct MI250X計算加速器,它使用硅橋?qū)�GPU和HBM存儲器連接在標準構(gòu)建封裝基板上。
3 @# ]9 u$ B- ~* h2. 蘋果的UltraFusion:

. s2 M& v4 Z3 s* m6 N- }圖11說明了蘋果的UltraFusion技術(shù),該技術(shù)使用硅橋在標準構(gòu)建封裝基板上互連兩個M1 Max芯片。
3. NVIDIA的H100 GPU:

* Z! S9 C+ O4 K" R圖12描繪了NVIDIA的H100 GPU,它利用大型TSV中介層將GPU裸片與HBM存儲器堆疊連接。
7 z6 _. h5 s/ |; P1 b3 c這些例子展示了橋接技術(shù)在實現(xiàn)高性能計算解決方案方面的多功能性和可擴展性。
. v$ _5 W' A  ^& Q2 O通用Chiplet互連快車(UCIe)聯(lián)盟為了促進基于Chiplet設計的互操作性和標準化,成立了通用Chiplet互連快車(UCIe)聯(lián)盟。該行業(yè)組織旨在在封裝級別建立通用互連標準。

7 [$ M4 H* q2 h! l圖13顯示了UCIe聯(lián)盟支持的各種封裝方法,包括標準封裝和使用不同橋接技術(shù)的先進封裝。
UCIe聯(lián)盟的努力將有助于促進:

可互操作的多供應商生態(tài)系統(tǒng)

標準化的裸片間互連

改善基于Chiplet設計的靈活性
結(jié)論橋接技術(shù)在實現(xiàn)異構(gòu)集成封裝中Chiplet之間的高效通信方面發(fā)揮著關(guān)鍵作用。從英特爾的EMIB到臺積電的CoWoS-L以及新興的混合鍵合方法,這些技術(shù)不斷發(fā)展以滿足下一代計算系統(tǒng)的需求。隨著業(yè)界向更模塊化和靈活的芯片設計發(fā)展,像UCIe這樣的標準化努力變得越來越重要。通過利用這些先進的橋接技術(shù)并遵守新興標準,半導體公司可以創(chuàng)造更強大、更高效和更具成本效益的系統(tǒng),推動下一波技術(shù)創(chuàng)新浪潮。
參考文獻[1]J. H. Lau, "Chiplet Communications (Bridges)," in Flip Chip, Hybrid Bonding, Fan-In, and Fan-Out Technology. Singapore: Springer Nature Singapore Pte Ltd., 2024, ch. 5, pp. 427-462.
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