IMEC更新 | 背面供電網(wǎng)絡(luò)革新芯片設(shè)計(jì)

逍遙設(shè)計(jì)自動(dòng)化

引言
隨著半導(dǎo)體技術(shù)不斷進(jìn)步，傳統(tǒng)的集成電路供電方法正面臨重大挑戰(zhàn)�，F(xiàn)代芯片日益增加的復(fù)雜性和密度已經(jīng)推動(dòng)正面供電網(wǎng)絡(luò)達(dá)到極限，促使研究人員和制造商探索創(chuàng)新解決方案。背面供電網(wǎng)絡(luò)（BSPDN）就是受到廣泛關(guān)注的方案。本文將探討B(tài)SPDN的概念、優(yōu)勢(shì)、關(guān)鍵技術(shù)以及在2D和3D芯片設(shè)計(jì)中的潛在應(yīng)用[1]。
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) d; I6 [- a/ U3 y- O理解供電網(wǎng)絡(luò)
在探討背面供電之前，了解傳統(tǒng)供電網(wǎng)絡(luò)的運(yùn)作方式很有必要。在常規(guī)芯片設(shè)計(jì)中，電源通過(guò)晶圓正面的后端金屬層（BEOL）供應(yīng)。這種方法已經(jīng)服務(wù)于業(yè)界數(shù)十年，但隨著芯片設(shè)計(jì)日益復(fù)雜，正面供電方式逐漸顯現(xiàn)出問(wèn)題。


圖1：傳統(tǒng)正面供電網(wǎng)絡(luò)的示意圖。該圖說(shuō)明了電源如何通過(guò)BEOL的多個(gè)金屬層供應(yīng)。

在傳統(tǒng)的正面供電網(wǎng)絡(luò)中，電源需要穿過(guò)15-20層BEOL堆棧。隨著金屬線和通孔在接近晶體管時(shí)變得更窄，其電阻增加，導(dǎo)致功率損耗和電壓降。這種現(xiàn)象被稱為IR降，在每一代新技術(shù)中變得更加明顯，使得在電壓調(diào)節(jié)器和晶體管之間保持所需的10%功率損耗余量變得更具挑戰(zhàn)性。


5 n* l# D3 t, `8 L  Z' g背面供電的概念
背面供電網(wǎng)絡(luò)提供了新穎的方法來(lái)解決正面供電的局限性。其基本思想是通過(guò)將整個(gè)供電分配移到硅晶圓的背面，從而將供電網(wǎng)絡(luò)與信號(hào)網(wǎng)絡(luò)分離。
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圖2：背面供電網(wǎng)絡(luò)允許將供電與信號(hào)網(wǎng)絡(luò)分離。該圖展示了如何直接從晶圓背面向晶體管供電。

在BSPDN配置中，電源通過(guò)晶圓背面更寬、電阻更小的金屬線直接供應(yīng)到標(biāo)準(zhǔn)單元。這種方法消除了電源需要通過(guò)復(fù)雜BEOL堆棧的必要，提供了幾個(gè)優(yōu)勢(shì)：
1. 降低IR降
& }. l  B0 q/ b' |) |2. 改善供電性能
& d( G1 |& n, f3. 減少BEOL中的布線擁塞
5 _' r, X  c! {" W, ]) I" T4. 有可能進(jìn)一步縮小標(biāo)準(zhǔn)單元高度

$ n- m2 ~& x& J8 e3 @: y實(shí)現(xiàn)BSPDN的關(guān)鍵技術(shù)
: _% z  Y3 B' q' Z兩項(xiàng)關(guān)鍵技術(shù)使背面供電網(wǎng)絡(luò)的實(shí)現(xiàn)成為可能：埋入式電源軌（BPRs）和納米級(jí)硅通孔（nTSVs）。

1. 埋入式電源軌（BPRs）
6 y- N$ u3 S3 E" \BPRs是埋在晶體管下方的金屬線構(gòu)造，部分位于硅基板內(nèi)，部分位于淺溝槽隔離氧化物內(nèi)。BPRs取代了傳統(tǒng)上在BEOL標(biāo)準(zhǔn)單元級(jí)實(shí)現(xiàn)的VDD和VSS電源軌。
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BPRs的優(yōu)勢(shì)包括：
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減少BEOL中的金屬軌道數(shù)量

進(jìn)一步縮小標(biāo)準(zhǔn)單元高度

當(dāng)垂直于標(biāo)準(zhǔn)單元設(shè)計(jì)時(shí)，可降低IR降

2. 納米級(jí)硅通孔（nTSVs）
$ f7 S0 W5 j  j9 N5 q! d- InTSVs是在薄化晶圓背面處理的高縱橫比通孔。當(dāng)與BPRs結(jié)合時(shí)，可以實(shí)現(xiàn)從晶圓背面到前端活性器件的高效供電。
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圖3：通過(guò)BPRs和nTSVs連接到晶圓背面的納米片的背面供電網(wǎng)絡(luò)實(shí)現(xiàn)示意圖。該圖說(shuō)明了BPRs和nTSVs在BSPDN設(shè)計(jì)中的集成。

量化BSPDN的優(yōu)勢(shì)
& o: `8 _  I& R0 z7 i/ k* `Imec與Arm合作進(jìn)行的研究證明了背面供電的顯著優(yōu)勢(shì)。在先進(jìn)的CPU設(shè)計(jì)上進(jìn)行的模擬比較了三種供電方法：

常規(guī)正面供電

帶BPRs的正面供電

帶nTSVs落在BPRs上的背面供電
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+ o: W4 _* v) j5 `% S# G& U; {! q圖4：比較不同供電方法的動(dòng)態(tài)IR降。該圖顯示了帶BPRs和nTSVs的背面供電的卓越性能。

結(jié)果令人矚目：

帶BPRs的正面供電與傳統(tǒng)正面供電相比，IR降降低了約1.7倍。

帶BPRs的背面供電實(shí)現(xiàn)了令人印象深刻的7倍IR降降低。
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1 y. T) f) |3 D% v- F; Y這些發(fā)現(xiàn)清楚地展示了BSPDN在先進(jìn)芯片設(shè)計(jì)中顯著改善供電效率的潛力。

2 K1 Y  W+ |6 |6 r4 XBSPDN實(shí)現(xiàn)的工藝流程
實(shí)現(xiàn)背面供電網(wǎng)絡(luò)涉及幾個(gè)關(guān)鍵步驟。讓我們探討創(chuàng)建帶有落在BPRs上的nTSVs的BSPDN的整體工藝流程。

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圖5：帶BPRs連接到nTSVs的背面供電網(wǎng)絡(luò)的工藝流程。該圖概述了制造BSPDN的關(guān)鍵步驟。
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步驟1：帶埋入式電源軌的正面處理
- h6 \/ `$ ~* ?0 e' [該過(guò)程始于在300毫米硅晶圓上生長(zhǎng)SiGe層，然后是薄硅帽層。在淺溝槽隔離之后定義埋入式電源軌，在硅帽層中刻蝕溝槽并填充氧化物襯里和金屬（通常是W或Ru）。然后對(duì)電源軌進(jìn)行回刻并用電介質(zhì)封頂。完成器件處理（例如，縮小的FinFETs），并將BPRs連接到晶體管的源極/漏極區(qū)域。
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步驟2：晶圓對(duì)晶圓鍵合和晶圓減薄
含有器件和BPRs的晶圓翻轉(zhuǎn)并使用SiCN-to-SiCN介電融合鍵合與載體晶圓鍵合。然后將第一個(gè)晶圓的背面減薄以暴露SiGe刻蝕停止層，隨后移除該層。

+ y5 _# ^0 l9 S5 ?步驟3：nTSV處理和與BPRs的連接
在沉積背面鈍化層后，通過(guò)硅刻蝕nTSVs，落在BPR的頂端。nTSVs用氧化物襯里和金屬（W）填充，并以200納米的間距集成。通過(guò)添加一個(gè)或多個(gè)背面金屬層完成該過(guò)程，將晶圓背面通過(guò)nTSVs連接到BPR。
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關(guān)鍵工藝步驟和挑戰(zhàn)
實(shí)現(xiàn)BSPDN引入了幾個(gè)新的芯片制造步驟，每個(gè)步驟都有自身的挑戰(zhàn)：

1. BPR實(shí)現(xiàn)
% t, e9 E1 t- d在前端（FEOL）引入金屬需要仔細(xì)考慮材料選擇和工藝集成。耐火金屬如Ru或W由于在后續(xù)器件制造過(guò)程中對(duì)高溫的抵抗力而顯示出潛力。
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2. 極端晶圓減薄
9 R: H/ q. v; r9 H2 N0 u將晶圓減薄到幾百納米對(duì)于暴露nTSVs和最小化其電阻率很重要。這個(gè)過(guò)程需要精確控制厚度變化和選擇性刻蝕技術(shù)。
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( H5 _+ f& t  V8 s3. 晶圓鍵合和nTSV/BPR對(duì)準(zhǔn)
" s% ^  N4 Q1 L! [% Y4 z晶圓鍵合步驟可能引入扭曲，這對(duì)nTSVs與底部BPR層的精確對(duì)準(zhǔn)提出了挑戰(zhàn)。采用先進(jìn)的光刻校正技術(shù)以實(shí)現(xiàn)小于10納米的重疊誤差。

$ U* D$ ]/ ^* a; ^# ^, D" y; u4. 熱管理
  N: Z& p. w- r. |7 p硅基板的極端減薄引起了對(duì)器件自加熱的擔(dān)憂。初步建模表明，晶圓背面的金屬線可以提供額外的橫向熱擴(kuò)散來(lái)緩解這種效應(yīng)。
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性能驗(yàn)證
為了評(píng)估BSPDN實(shí)現(xiàn)對(duì)器件性能的影響，imec使用描述的制造流程構(gòu)建了一個(gè)測(cè)試載體�？s小的FinFETs通過(guò)320納米深的nTSVs連接到晶圓背面的BPRs上。

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& e3 w8 T- a2 h% h0 K圖6：顯示連接到晶圓背面和正面的縮小FinFETs的TEM圖像。該圖展示了BSPDN與活性器件的成功集成。

% {# H% @1 i! _, L/ ^! b結(jié)果令人鼓舞：
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FinFET性能沒(méi)有因BPR實(shí)現(xiàn)和背面處理而降低。

在工藝結(jié)束時(shí)的退火步驟確保了最佳的器件特性。
+ H' p6 G1 Q- Q0 Y& _, m
" S. H& U1 A+ m這些發(fā)現(xiàn)驗(yàn)證了BSPDN實(shí)現(xiàn)的可行性，且不會(huì)影響器件性能。
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應(yīng)用和未來(lái)前景
背面供電網(wǎng)絡(luò)在先進(jìn)半導(dǎo)體技術(shù)中有廣泛的潛在應(yīng)用：
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4 b& x; K; [" B- m6 x: r1. 先進(jìn)邏輯集成電路
$ Z$ z. l' b* A一些芯片制造商已宣布計(jì)劃在2納米節(jié)點(diǎn)及以后的邏輯集成電路中引入BSPDNs。這項(xiàng)技術(shù)特別適合6T標(biāo)準(zhǔn)單元中的納米片晶體管，有可能使標(biāo)準(zhǔn)單元高度低于6T。
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- R3 y+ M, b/ b$ {# h0 e2. 3D片上系統(tǒng)（3D-SOCs）
BSPDNs在改善3D-SOCs性能方面具有巨大潛力。在內(nèi)存-邏輯分區(qū)設(shè)計(jì)中，邏輯晶圓的背面可用于供電，而內(nèi)存晶圓則鍵合到正面。

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圖7：帶背面供電實(shí)現(xiàn)的3D-SOC示意圖。該圖說(shuō)明了BSPDN如何集成到3D芯片設(shè)計(jì)中。
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5 ^7 k+ |) H7 S2 [5 m對(duì)這種配置的模擬顯示了令人印象深刻的結(jié)果：
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底部裸片平均IR降降低81%

與傳統(tǒng)正面供電相比，峰值IR降降低77%

3 t1 N" Y' B  g, e6 _這些發(fā)現(xiàn)表明BSPDNs非常適合先進(jìn)CMOS節(jié)點(diǎn)的3D IC供電。
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3. 擴(kuò)展功能
利用晶圓自由背面的概念可以擴(kuò)展到包含其他功能：

實(shí)現(xiàn)I/O設(shè)備

集成ESD保護(hù)設(shè)備

集成去耦電容

例如，Imec已經(jīng)證明了在背面集成2.5D金屬-絕緣體-金屬電容（MIMCAP），將電容密度提高了4到5倍，進(jìn)一步改善了IR降性能。

結(jié)論
6 M4 F0 {6 _& Y背面供電網(wǎng)絡(luò)代表了芯片設(shè)計(jì)的范式轉(zhuǎn)變，在供電效率、IR降減少和布線擁塞緩解方面提供了顯著改進(jìn)。隨著半導(dǎo)體行業(yè)繼續(xù)推動(dòng)晶體管縮放和3D集成的邊界，BSPDNs有望在實(shí)現(xiàn)下一代高性能、節(jié)能集成電路中發(fā)揮關(guān)鍵作用。

5 S$ W1 r5 ^2 f7 R$ p8 B關(guān)鍵技術(shù)如埋入式電源軌和納米級(jí)硅通孔的成功演示為BSPDNs的實(shí)際實(shí)現(xiàn)奠定了基礎(chǔ)。雖然在極端晶圓減薄和熱管理等領(lǐng)域仍存在挑戰(zhàn)，但持續(xù)的研究和開(kāi)發(fā)努力正在迅速解決這些問(wèn)題。

* F7 ?. U+ @' E& e) L  SBSPDNs的潛在應(yīng)用范圍超越了傳統(tǒng)的2D集成電路，涵蓋了先進(jìn)的3D-SOCs和新穎的芯片架構(gòu)。將供電與信號(hào)布線分離的能力為芯片設(shè)計(jì)開(kāi)辟了新的可能性，有望在更小的形態(tài)因子中實(shí)現(xiàn)更高的性能、更低的功耗和增加的功能。
7 Y. a: x0 f& r, w6 f. @- C

; f, o8 B, h* f4 B參考來(lái)源
[1] F. Author, "How to Power Chips from the Backside," imec, Jul. 2024. [Online]. Available: https://www.imec-int.com/en/articles/how-power-chips-backside. [Accessed: Aug. 25, 2024].
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