IMEC更新 | 背面供電網(wǎng)絡(luò)革新芯片設(shè)計

逍遙設(shè)計自動化

引言
隨著半導(dǎo)體技術(shù)不斷進步，傳統(tǒng)的集成電路供電方法正面臨重大挑戰(zhàn)�，F(xiàn)代芯片日益增加的復(fù)雜性和密度已經(jīng)推動正面供電網(wǎng)絡(luò)達到極限，促使研究人員和制造商探索創(chuàng)新解決方案。背面供電網(wǎng)絡(luò)（BSPDN）就是受到廣泛關(guān)注的方案。本文將探討B(tài)SPDN的概念、優(yōu)勢、關(guān)鍵技術(shù)以及在2D和3D芯片設(shè)計中的潛在應(yīng)用[1]。

% }" H" U" t) ~+ X理解供電網(wǎng)絡(luò)
7 w7 y9 T) r# O& n- Q% K" N在探討背面供電之前，了解傳統(tǒng)供電網(wǎng)絡(luò)的運作方式很有必要。在常規(guī)芯片設(shè)計中，電源通過晶圓正面的后端金屬層（BEOL）供應(yīng)。這種方法已經(jīng)服務(wù)于業(yè)界數(shù)十年，但隨著芯片設(shè)計日益復(fù)雜，正面供電方式逐漸顯現(xiàn)出問題。
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圖1：傳統(tǒng)正面供電網(wǎng)絡(luò)的示意圖。該圖說明了電源如何通過BEOL的多個金屬層供應(yīng)。

在傳統(tǒng)的正面供電網(wǎng)絡(luò)中，電源需要穿過15-20層BEOL堆棧。隨著金屬線和通孔在接近晶體管時變得更窄，其電阻增加，導(dǎo)致功率損耗和電壓降。這種現(xiàn)象被稱為IR降，在每一代新技術(shù)中變得更加明顯，使得在電壓調(diào)節(jié)器和晶體管之間保持所需的10%功率損耗余量變得更具挑戰(zhàn)性。
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. l: ~' @$ W8 Y0 S; T# C背面供電的概念
背面供電網(wǎng)絡(luò)提供了新穎的方法來解決正面供電的局限性。其基本思想是通過將整個供電分配移到硅晶圓的背面，從而將供電網(wǎng)絡(luò)與信號網(wǎng)絡(luò)分離。

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* ~2 }) @5 ~9 A4 N7 a9 K圖2：背面供電網(wǎng)絡(luò)允許將供電與信號網(wǎng)絡(luò)分離。該圖展示了如何直接從晶圓背面向晶體管供電。

" j) c6 D2 g) p  D- @" V在BSPDN配置中，電源通過晶圓背面更寬、電阻更小的金屬線直接供應(yīng)到標準單元。這種方法消除了電源需要通過復(fù)雜BEOL堆棧的必要，提供了幾個優(yōu)勢：
, ?5 l8 |! Q2 J; @& J  X1. 降低IR降
2. 改善供電性能
3. 減少BEOL中的布線擁塞
' D- j# K3 L0 v8 ^$ @4. 有可能進一步縮小標準單元高度

& d( }! `0 q5 |實現(xiàn)BSPDN的關(guān)鍵技術(shù)
兩項關(guān)鍵技術(shù)使背面供電網(wǎng)絡(luò)的實現(xiàn)成為可能：埋入式電源軌（BPRs）和納米級硅通孔（nTSVs）。
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1. 埋入式電源軌（BPRs）
BPRs是埋在晶體管下方的金屬線構(gòu)造，部分位于硅基板內(nèi)，部分位于淺溝槽隔離氧化物內(nèi)。BPRs取代了傳統(tǒng)上在BEOL標準單元級實現(xiàn)的VDD和VSS電源軌。

6 s# i  V  ]+ \7 b( [BPRs的優(yōu)勢包括：
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減少BEOL中的金屬軌道數(shù)量

進一步縮小標準單元高度

當(dāng)垂直于標準單元設(shè)計時，可降低IR降

2. 納米級硅通孔（nTSVs）
- p  z9 `+ E0 o2 BnTSVs是在薄化晶圓背面處理的高縱橫比通孔。當(dāng)與BPRs結(jié)合時，可以實現(xiàn)從晶圓背面到前端活性器件的高效供電。

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圖3：通過BPRs和nTSVs連接到晶圓背面的納米片的背面供電網(wǎng)絡(luò)實現(xiàn)示意圖。該圖說明了BPRs和nTSVs在BSPDN設(shè)計中的集成。

量化BSPDN的優(yōu)勢
) a+ h' }* E: a) ]5 H' AImec與Arm合作進行的研究證明了背面供電的顯著優(yōu)勢。在先進的CPU設(shè)計上進行的模擬比較了三種供電方法：

常規(guī)正面供電

帶BPRs的正面供電

帶nTSVs落在BPRs上的背面供電
[/ol]


, x/ H* p$ M4 Q! \1 z6 D圖4：比較不同供電方法的動態(tài)IR降。該圖顯示了帶BPRs和nTSVs的背面供電的卓越性能。
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5 o7 v3 O6 ?7 |$ \8 R結(jié)果令人矚目：

帶BPRs的正面供電與傳統(tǒng)正面供電相比，IR降降低了約1.7倍。

帶BPRs的背面供電實現(xiàn)了令人印象深刻的7倍IR降降低。

這些發(fā)現(xiàn)清楚地展示了BSPDN在先進芯片設(shè)計中顯著改善供電效率的潛力。
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BSPDN實現(xiàn)的工藝流程
6 {& i0 i8 y; x  C3 W實現(xiàn)背面供電網(wǎng)絡(luò)涉及幾個關(guān)鍵步驟。讓我們探討創(chuàng)建帶有落在BPRs上的nTSVs的BSPDN的整體工藝流程。

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圖5：帶BPRs連接到nTSVs的背面供電網(wǎng)絡(luò)的工藝流程。該圖概述了制造BSPDN的關(guān)鍵步驟。
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步驟1：帶埋入式電源軌的正面處理
該過程始于在300毫米硅晶圓上生長SiGe層，然后是薄硅帽層。在淺溝槽隔離之后定義埋入式電源軌，在硅帽層中刻蝕溝槽并填充氧化物襯里和金屬（通常是W或Ru）。然后對電源軌進行回刻并用電介質(zhì)封頂。完成器件處理（例如，縮小的FinFETs），并將BPRs連接到晶體管的源極/漏極區(qū)域。

$ h7 [* T+ G' d; Y8 r, C( S步驟2：晶圓對晶圓鍵合和晶圓減薄
含有器件和BPRs的晶圓翻轉(zhuǎn)并使用SiCN-to-SiCN介電融合鍵合與載體晶圓鍵合。然后將第一個晶圓的背面減薄以暴露SiGe刻蝕停止層，隨后移除該層。

步驟3：nTSV處理和與BPRs的連接
在沉積背面鈍化層后，通過硅刻蝕nTSVs，落在BPR的頂端。nTSVs用氧化物襯里和金屬（W）填充，并以200納米的間距集成。通過添加一個或多個背面金屬層完成該過程，將晶圓背面通過nTSVs連接到BPR。
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關(guān)鍵工藝步驟和挑戰(zhàn)
實現(xiàn)BSPDN引入了幾個新的芯片制造步驟，每個步驟都有自身的挑戰(zhàn)：
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1. BPR實現(xiàn)
在前端（FEOL）引入金屬需要仔細考慮材料選擇和工藝集成。耐火金屬如Ru或W由于在后續(xù)器件制造過程中對高溫的抵抗力而顯示出潛力。

2. 極端晶圓減薄
4 t; {- T9 {- K  ~, P將晶圓減薄到幾百納米對于暴露nTSVs和最小化其電阻率很重要。這個過程需要精確控制厚度變化和選擇性刻蝕技術(shù)。
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: _( X- Z7 r9 i6 w2 D+ L3. 晶圓鍵合和nTSV/BPR對準
  A/ @" g& k) ?5 Q" }晶圓鍵合步驟可能引入扭曲，這對nTSVs與底部BPR層的精確對準提出了挑戰(zhàn)。采用先進的光刻校正技術(shù)以實現(xiàn)小于10納米的重疊誤差。
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4. 熱管理
硅基板的極端減薄引起了對器件自加熱的擔(dān)憂。初步建模表明，晶圓背面的金屬線可以提供額外的橫向熱擴散來緩解這種效應(yīng)。
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性能驗證
為了評估BSPDN實現(xiàn)對器件性能的影響，imec使用描述的制造流程構(gòu)建了一個測試載體�？s小的FinFETs通過320納米深的nTSVs連接到晶圓背面的BPRs上。


. J) W  x( V1 ]! l( o4 o圖6：顯示連接到晶圓背面和正面的縮小FinFETs的TEM圖像。該圖展示了BSPDN與活性器件的成功集成。
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結(jié)果令人鼓舞：

FinFET性能沒有因BPR實現(xiàn)和背面處理而降低。

在工藝結(jié)束時的退火步驟確保了最佳的器件特性。

" f, N, s& Y0 j8 [這些發(fā)現(xiàn)驗證了BSPDN實現(xiàn)的可行性，且不會影響器件性能。
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( q+ {- ?' x5 g$ D% I; t$ U應(yīng)用和未來前景
: n9 k% r- i/ y7 F, ~$ X' p背面供電網(wǎng)絡(luò)在先進半導(dǎo)體技術(shù)中有廣泛的潛在應(yīng)用：


1. 先進邏輯集成電路
6 W% h# M) E; \9 a! G; v- R一些芯片制造商已宣布計劃在2納米節(jié)點及以后的邏輯集成電路中引入BSPDNs。這項技術(shù)特別適合6T標準單元中的納米片晶體管，有可能使標準單元高度低于6T。
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2. 3D片上系統(tǒng)（3D-SOCs）
BSPDNs在改善3D-SOCs性能方面具有巨大潛力。在內(nèi)存-邏輯分區(qū)設(shè)計中，邏輯晶圓的背面可用于供電，而內(nèi)存晶圓則鍵合到正面。

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圖7：帶背面供電實現(xiàn)的3D-SOC示意圖。該圖說明了BSPDN如何集成到3D芯片設(shè)計中。
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對這種配置的模擬顯示了令人印象深刻的結(jié)果：
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底部裸片平均IR降降低81%

與傳統(tǒng)正面供電相比，峰值IR降降低77%

# p3 E6 B* o. a2 P這些發(fā)現(xiàn)表明BSPDNs非常適合先進CMOS節(jié)點的3D IC供電。
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3. 擴展功能
6 E; j- Y6 _' }7 t6 f1 b利用晶圓自由背面的概念可以擴展到包含其他功能：
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實現(xiàn)I/O設(shè)備

集成ESD保護設(shè)備

集成去耦電容

例如，Imec已經(jīng)證明了在背面集成2.5D金屬-絕緣體-金屬電容（MIMCAP），將電容密度提高了4到5倍，進一步改善了IR降性能。
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$ G9 L8 ~" r2 U結(jié)論
背面供電網(wǎng)絡(luò)代表了芯片設(shè)計的范式轉(zhuǎn)變，在供電效率、IR降減少和布線擁塞緩解方面提供了顯著改進。隨著半導(dǎo)體行業(yè)繼續(xù)推動晶體管縮放和3D集成的邊界，BSPDNs有望在實現(xiàn)下一代高性能、節(jié)能集成電路中發(fā)揮關(guān)鍵作用。

關(guān)鍵技術(shù)如埋入式電源軌和納米級硅通孔的成功演示為BSPDNs的實際實現(xiàn)奠定了基礎(chǔ)。雖然在極端晶圓減薄和熱管理等領(lǐng)域仍存在挑戰(zhàn)，但持續(xù)的研究和開發(fā)努力正在迅速解決這些問題。
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BSPDNs的潛在應(yīng)用范圍超越了傳統(tǒng)的2D集成電路，涵蓋了先進的3D-SOCs和新穎的芯片架構(gòu)。將供電與信號布線分離的能力為芯片設(shè)計開辟了新的可能性，有望在更小的形態(tài)因子中實現(xiàn)更高的性能、更低的功耗和增加的功能。
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' Z- Y% e; x1 J# o. ^6 O
) L9 Y( R& \5 {1 {* W參考來源
* m( E9 x# A1 N/ Y' |: F[1] F. Author, "How to Power Chips from the Backside," imec, Jul. 2024. [Online]. Available: https://www.imec-int.com/en/articles/how-power-chips-backside. [Accessed: Aug. 25, 2024].
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$ M, B5 R7 Q7 X深圳逍遙科技有限公司（Latitude Design Automation Inc.）是一家專注于半導(dǎo)體芯片設(shè)計自動化（EDA）的高科技軟件公司。我們自主開發(fā)特色工藝芯片設(shè)計和仿真軟件，提供成熟的設(shè)計解決方案如PIC Studio、MEMS Studio和Meta Studio，分別針對光電芯片、微機電系統(tǒng)、超透鏡的設(shè)計與仿真。我們提供特色工藝的半導(dǎo)體芯片集成電路版圖、IP和PDK工程服務(wù)，廣泛服務(wù)于光通訊、光計算、光量子通信和微納光子器件領(lǐng)域的頭部客戶。逍遙科技與國內(nèi)外晶圓代工廠及硅光/MEMS中試線合作，推動特色工藝半導(dǎo)體產(chǎn)業(yè)鏈發(fā)展，致力于為客戶提供前沿技術(shù)與服務(wù)。
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