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2片DDR相對(duì)于CPU對(duì)稱式布局,濾波電容靠近IC管腳進(jìn)行擺放。地址線、控制線、時(shí)鐘線是單向傳輸,串聯(lián)電阻靠近控制器端,多個(gè)DDR間使用遠(yuǎn)端分支,分支盡量短且等長(zhǎng),并聯(lián)電阻放在DDR端第一個(gè)T點(diǎn)處。數(shù)據(jù)信號(hào)線分為高八位和低八位,并加上地址掩碼信號(hào),同組同層進(jìn)行走線,單端信號(hào)控制50歐姆阻抗,差分信號(hào)控制100歐姆阻抗,信號(hào)線之間保持3W原則。數(shù)據(jù)線以DQS為基準(zhǔn)等長(zhǎng),地址線、控制線、時(shí)鐘線以時(shí)鐘線為基準(zhǔn)等長(zhǎng)。
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DDRX2.brd
2024-8-15 18:39 上傳
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