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[作業(yè)已審核] 劉強-四片DDR(菊花鏈)模塊的pcb設(shè)計作業(yè)

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發(fā)表于 2024-8-15 19:02:10 | 只看該作者 |只看大圖 回帖獎勵 |倒序瀏覽 |閱讀模式
ddr相對于CPU對稱式布局,濾波電容靠近IC管腳進行擺放。地址線、控制線、時鐘線是單向傳輸,串聯(lián)電阻靠近控制器端,數(shù)據(jù)信號線分為高八位和低八位,并加上地址掩碼信號,每組分別11根,同組同層進行走線,單端信號控制50歐姆阻抗,差分信號控制100歐姆阻抗,信號線之間保持3W原則。

ddr3_flyby.brd

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發(fā)表于 2024-8-16 14:03:14 | 只看該作者
這各距離可以放近一點

該會員沒有填寫今日想說內(nèi)容.
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