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引言隨著摩爾定律接近極限,半導體行業(yè)正在探索新方法來持續(xù)提高集成線路的性能、功率效率和成本效益。Chiplet異構集成將傳統(tǒng)的片上系統(tǒng)(SoC)設計重新設計為更小的功能塊,稱為Chiplet。本文將探討Chiplet異構集成的概念、優(yōu)勢、挑戰(zhàn)以及各種實現(xiàn)技術。
' \4 T' A& b( F; e什么是Chiplet?Chiplet是功能性集成線路塊,通常由可重用的IP(知識產(chǎn)權)塊組成。與將所有功能集成到單個整體芯片的傳統(tǒng)SoC不同,基于Chiplet的設計將這些功能分割成獨立的較小芯片,可以使用不同的工藝制造,然后使用先進的封裝技術集成。* l& ^7 k8 ^* o5 |. \/ t
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9 t- f$ Z# r, F- n0 w圖1:兩種Chiplet異構集成方法:(a)芯片分割和集成,(b)芯片分區(qū)和集成。
/ a7 [1 |% q, s& C. }/ d$ E i5 fChiplet異構集成的優(yōu)勢1. 良率提升:較小的芯片具有更高的良率,從而降低制造成本。圖2說明了這一概念:! K+ Z5 }. s: n' [: F
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2 l) w' Y7 A8 U7 a9 H7 p圖2:整體設計和各種Chiplet設計的良率與芯片尺寸的關系。
& [' H* C1 `" n2 j2. 上市時間:芯片分區(qū)可以加快開發(fā)速度。6 A: X$ F& }2 t$ p0 g- s
3. 成本降低:AMD證明,使用Chiplet進行CPU核心設計可以將32核CPU的硅設計和制造成本降低最多40%。 {7 H; e8 `7 \- L# I/ K" g) d" R
4. 散熱優(yōu)勢:將芯片分散在封裝中可以改善熱管理。
% [9 N1 u: f$ ^Chiplet異構集成的挑戰(zhàn)接口和復制邏輯需要額外面積更高的封裝成本增加的復雜性和設計工作需要適合Chiplet設計的新方法[/ol]+ e( s( s' @! L/ k4 @
用于Chiplet集成的先進封裝技術為支持Chiplet異構集成,出現(xiàn)了幾種先進的封裝技術:1. 有機基板上的2D Chiplet集成:這種方法將Chiplet并排放置在有機基板上。AMD的EPYC處理器使用了這種技術。
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圖3:AMD第二代EPYC在有機基板上的2D Chiplet異構集成。6 m' L/ W5 ]" S" _/ p
2. 有機基板上的2.1D Chiplet集成:這種方法在有機基板上添加薄膜層,以提高互連密度。新光電氣的i-THOP(集成薄膜高密度有機封裝)是這種技術的一個例子。
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S7 S f! o+ M( s- a1 W+ q' i圖4:新光電氣在有機基板上的2.1D Chiplet異構集成。
9 j8 m; c" ~& u) h$ C硅中介層上的2.5D Chiplet集成這種技術使用帶有硅通孔(TSV)的無源硅中介層來連接Chiplet。臺積電的晶圓級封裝(CoWoS)是一個突出的例子。
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5 j5 ^6 N1 L1 B a3 y3 p圖5:在無源TSV中介層上的2.5D(CoWoS-2) Chiplet異構集成。
X4 t5 I7 e/ i" }1 H3D Chiplet集成這種方法使用帶有TSV的有源中介層垂直堆疊Chiplet。英特爾的Foveros技術是這種技術的主要代表。
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4 D& X1 n4 ^8 D8 k6 R9 X; Q, I圖6:英特爾的3D Chiplet異構集成(Foveros)。2 u8 W0 F& @8 i; r3 [" K& E- A
帶硅橋的Chiplet集成這種方法在有機基板中嵌入硅橋來連接Chiplet。英特爾的EMIB(嵌入式多芯片互連橋)使用了這種方法。
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" M" i! b5 e! w' T, H圖7:英特爾在帶硅橋的有機基板上的Chiplet異構集成(Agilex FPGA)。# a* z! t2 [. e
封裝疊加(PoP) Chiplet集成這種技術垂直疊加封裝,通常結合邏輯和存儲Chiplet。蘋果的A系列處理器使用這種方法,結合臺積電的InFO(集成扇出)技術。3 p: c! p, w- c6 _* z7 m _# F" q
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; W& K- ~' `! Z6 H, @& I& @圖8:蘋果iPhone的PoP InFO Chiplet異構集成。
% |; b H/ y1 r, f. J案例研究:1. AMD的EPYC處理器:AMD的第二代EPYC服務器處理器展示了Chiplet設計的強大功能。通過使用Chiplet,AMD實現(xiàn)了比整體設計更高的核心數(shù)和性能,同時還降低了成本。
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圖9:AMD的芯片成本比較:Chiplet(7 nm + 12 nm)與整體(7 nm)。+ d# L' e( K1 r6 p% i* i9 K' J
2. 英特爾的Lakefield處理器:英特爾的Lakefield移動處理器使用Foveros 3D封裝技術垂直堆疊Chiplet。這種方法可以在適合移動設備的緊湊形態(tài)下實現(xiàn)高性能。- r2 ?! Q5 i, f" c8 W- ^
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圖10:使用Foveros技術的英特爾Lakefield移動處理器。, R k! t8 o& g& g* |0 O
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圖11:Lakefield處理器橫截面的掃描電子顯微鏡圖像。
u2 V; `- K3 u @: R未來趨勢半導體行業(yè)在Chiplet集成技術方面不斷創(chuàng)新,些新興趨勢包括:1. 更細的互連間距:英特爾已經(jīng)展示了10 μm間距的混合鍵合技術,相比Lakefield使用的50 μm間距有了顯著提升。
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7 |9 z3 a( a: t5 d圖12:英特爾的Foveros技術:微凸點(50 μm間距)和無凸點(10 μm間距)技術對比。$ Z: S% l0 m5 n# |
2. 3DFabric集成:臺積電的3DFabric技術為Chiplet集成提供全面的平臺,涵蓋前端到后端的工藝。
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圖13:臺積電3DFabric集成概念。
5 v$ b9 f2 c8 Q6 B2 x) X3. 混合鍵合:臺積電的集成芯片系統(tǒng)(SoIC)技術使用混合鍵合進行芯片到芯片和芯片到晶圓的集成,與傳統(tǒng)的微凸點方法相比,提供了更好的熱性能和能量性能。" j" o5 V9 H' B, H9 M+ g3 Z+ O
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圖14:SoIC與傳統(tǒng)3D IC的熱性能和能量性能比較。- a# h/ V3 t% l8 S' @' ~6 V
結論Chiplet異構集成代表了半導體設計和封裝的范式轉變。通過將復雜系統(tǒng)分解為更小、更易管理的Chiplet,制造商可以優(yōu)化性能、降低成本并縮短上市時間。雖然在標準化和設計工具方面仍然存在挑戰(zhàn),但基于Chiplet設計的潛在優(yōu)勢正在推動行業(yè)快速創(chuàng)新。
, ^: l- b& K& t1 m6 U2 Y* P展望未來,可以預期Chiplet集成技術將繼續(xù)進步,包括更細的互連間距、改進的熱管理和更復雜的3D集成技術。AMD EPYC處理器和英特爾Lakefield等產(chǎn)品的成功證明了基于Chiplet設計的可行性和潛力。
) J& }" }/ Z; T0 ^% ^! M' n6 F對于希望利用Chiplet技術的公司來說,權衡不同集成方法之間的利弊,并選擇最適合其特定應用需求、性能目標和成本限制的方法非常重要。隨著生態(tài)系統(tǒng)的成熟和標準的出現(xiàn),Chiplet異構集成將在塑造半導體設計和制造的未來方面發(fā)揮重要作用。; `) \: ]0 [1 Z; Q5 f
參考文獻J. H. Lau, "Semiconductor Advanced Packaging," Singapore: Springer Nature Singapore Pte Ltd., 2021. N% U& g% E7 ]) H
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深圳逍遙科技有限公司(Latitude Design Automation Inc.)是一家專注于半導體芯片設計自動化(EDA)的高科技軟件公司。我們自主開發(fā)特色工藝芯片設計和仿真軟件,提供成熟的設計解決方案如PIC Studio、MEMS Studio和Meta Studio,分別針對光電芯片、微機電系統(tǒng)、超透鏡的設計與仿真。我們提供特色工藝的半導體芯片集成電路版圖、IP和PDK工程服務,廣泛服務于光通訊、光計算、光量子通信和微納光子器件領域的頭部客戶。逍遙科技與國內(nèi)外晶圓代工廠及硅光/MEMS中試線合作,推動特色工藝半導體產(chǎn)業(yè)鏈發(fā)展,致力于為客戶提供前沿技術與服務。! H) C& r: g6 m; Q; I7 i8 z3 I
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