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光電共封裝:推進(jìn)高速數(shù)據(jù)中心的異構(gòu)集成技術(shù)

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發(fā)表于 2024-9-3 08:02:00 | 只看該作者 |只看大圖 回帖獎(jiǎng)勵(lì) |倒序?yàn)g覽 |閱讀模式
引言本文探討了光電共封裝(CPO)技術(shù)在高速數(shù)據(jù)中心異構(gòu)集成領(lǐng)域的重要進(jìn)展。我們將介紹光學(xué)收發(fā)器的演變、CPO的基本原理,以及將光電子集成芯片(PIC)、電子集成線路(EIC)和專用集成線路(ASIC)集成到緊湊、高性能封裝中的各種方法[1]。
7 C1 O" U9 [% M. K4 u% r
  m6 c4 [8 `5 a+ I0 r+ _$ x8 C
光電共封裝簡(jiǎn)介2 l" ?7 I) O# \, f6 y( H! o
光電共封裝是一種異構(gòu)集成封裝方法,將由光電子集成芯片(PIC)組成的光學(xué)引擎(OE)與由電子集成線路(EIC)和交換ASIC組成的電氣引擎(EE)相結(jié)合。CPO的主要優(yōu)勢(shì)包括:
  • 縮短OE/EE和ASIC之間的電氣接口長(zhǎng)度
  • 降低信號(hào)驅(qū)動(dòng)的能耗
  • 減少延遲,提高電氣性能[/ol]
    8 \, p5 P. z" [' a- \為了理解CPO的重要性,我們需要追溯數(shù)據(jù)中心光學(xué)收發(fā)器的演變歷程。
    # y4 i6 e+ d. K: |. h
    : {2 |  L5 O, Q: J# E: ]圖1展示了光學(xué)收發(fā)器技術(shù)的發(fā)展路線圖,從可插拔光學(xué)模塊到板載光學(xué)模塊(OBO)、近封裝光學(xué)模塊(NPO)和光電共封裝(CPO)。1 n/ h7 I  E0 `4 I* n
    可插拔收發(fā)器(2000年至今)自2000年以來(lái),SFP、QSFP及其變體等可插拔收發(fā)器在業(yè)界得到廣泛應(yīng)用。這些模塊安裝在印刷電路板(PCB)邊緣,ASIC則連接到封裝基板上。雖然用途廣泛,但PIC/EIC和ASIC之間的距離最長(zhǎng),導(dǎo)致功耗較高,電氣性能較低。! ^. e4 G# g  P4 y: W
    板載光學(xué)模塊(OBO)(2018年至今)OBO將收發(fā)器的關(guān)鍵組件(OE和EE)與封裝好的ASIC放置在同一PCB上,排列在ASIC四周。這種方法縮短了PIC/EIC和ASIC之間的距離,與可插拔收發(fā)器相比,功耗和電氣性能得到改善。2 h" ]$ o  d7 z* M2 O+ a" u
    近封裝光學(xué)模塊(NPO)(2020年至今)NPO進(jìn)一步優(yōu)化了布局,將OE/EE放置在可選的光學(xué)基板上,與封裝好的ASIC并排放置在高性能基板上。這種配置消除了通過(guò)PCB的高速數(shù)據(jù)帶寬,提供了更好的功耗和電氣性能。光互聯(lián)論壇(OIF)正在開(kāi)發(fā)超短距離(XSR)+電氣接口,以支持ASIC和光學(xué)元件之間長(zhǎng)度達(dá)150毫米的NPO。
    3 ]* Y# Z5 w2 n9 {光電共封裝(CPO)(2023年至今)CPO代表了最新進(jìn)展,將OE/EE(有或沒(méi)有光學(xué)基板)與ASIC芯片并排放置在同一共封裝基板的四個(gè)邊緣。這種配置實(shí)現(xiàn)了ASIC和PIC/EIC之間的最短距離,從而獲得最佳的電氣性能。根據(jù)OIF的標(biāo)準(zhǔn),CPO將OE/EE模塊和主ASIC限制在50毫米以內(nèi),通道損耗限制在10 dB。' G$ c! `. T2 o! a' Z+ z
    異構(gòu)集成方法為了有效實(shí)現(xiàn)CPO,開(kāi)發(fā)了各種異構(gòu)集成技術(shù)。這些方法可以大致分為2D和3D集成方法。
    4 F5 R) T& P& l# \2D異構(gòu)集成
    ' K& E2 Y2 K' M$ q* }, [! l2D集成涉及將組件并排放置在公共基板上?赡苡袔追N配置:
  • PIC和EIC在光學(xué)基板上,與ASIC并排放置在共封裝基板上
  • PIC、EIC和ASIC在TSV互連層或有機(jī)互連層上
  • PIC、EIC和ASIC在TSV互連層或有機(jī)互連層上,然后連接到封裝基板上5 j6 y0 {- K* Z& S' Z& t1 ?
    [/ol]/ V5 G. O  D, X+ k; ~% u
    7 ~1 \$ f- D( f/ ]  Q, Z$ D
    圖2展示了ASIC、EIC和PIC在共封裝基板上的各種2D異構(gòu)集成方法。
    . \  B# B! i( A  v$ n( ?1 j5 E0 y: [" V- K
    帶橋接的2D集成為了增強(qiáng)組件之間的連接,可以使用硅橋或嵌入式多芯片互連橋(EMIB):
  • 使用微凸點(diǎn)連接Chiplet(ASIC、EIC和PIC)的硅橋
  • 采用Cu-Cu無(wú)凸點(diǎn)混合鍵合的硅橋
  • 嵌入共封裝基板腔體中的英特爾EMIB[/ol]% N+ w# f7 \3 x  T
    * [4 c4 b0 V. `; d1 p5 v7 X# u  t
    圖3展示了使用硅橋在共封裝基板上進(jìn)行ASIC、EIC和PIC的2D異構(gòu)集成。
    # n" Z; ?3 s7 Y$ O3D異構(gòu)集成3D集成涉及垂直堆疊組件,提供更高的密度和潛在的更好性能。PIC和EIC的各種3D集成方法包括:
  • 使用微凸點(diǎn)的正面對(duì)正面堆疊
  • 使用微凸點(diǎn)和硅通孔(TSV)的正面對(duì)背面堆疊
  • 無(wú)凸點(diǎn)Cu-Cu混合鍵合
  • 使用TSV互連層或有機(jī)互連層的堆疊[/ol]% A5 I" n# d- y% F$ H/ z' D2 q
    3 V6 I4 y+ W# M$ I6 a' y
    圖4展示了EIC和PIC的各種3D異構(gòu)集成技術(shù)。2 [1 V' p/ C+ R7 a5 u# r4 j
    ASIC、PIC和EIC的3D集成將PIC和EIC的3D集成與ASIC放置相結(jié)合,形成了幾種CPO配置:
  • 3D堆疊的PIC和EIC在光學(xué)基板上,與ASIC并排放置在共封裝基板上
  • 3D堆疊的PIC和EIC與ASIC在TSV互連層或有機(jī)互連層上
  • 3D堆疊的PIC和EIC與ASIC在TSV互連層或有機(jī)互連層上,連接到封裝基板上
    0 D! e% ^+ _  F" F- o[/ol]# Y' A1 P0 E( a$ }) Z" n) v
    8 R9 d; Z2 k$ o5 `1 ?) j2 R
    圖5展示了ASIC、EIC和PIC的3D異構(gòu)集成方法。$ [& G! D1 p* W+ I7 }
    先進(jìn)的CPO配置隨著數(shù)據(jù)中心交換機(jī)從25.6 Tbit/s發(fā)展到51.2 Tbit/s,對(duì)更緊湊、更高效的CPO解決方案的需求變得越來(lái)越重要。兩種創(chuàng)新方法解決了這一挑戰(zhàn):4 B$ o5 V" P! d( T% |9 M+ E9 H
    1. 使用混合鍵合的堆疊PIC和EIC
    3 B- n% p* A: j! W , ~9 D% u* C1 q! {  L* H
    圖6展示了使用PIC和EIC的3D堆疊和混合鍵合的51.2 Tbit/s交換機(jī)的光電共封裝方法。
    : y: {% ^" }6 s2. 使用有機(jī)互連層的堆疊PIC和EIC& c) b; ]* }; Z- r6 j$ k

    ' \6 o5 w1 Y1 R$ E! d圖7展示了另一種使用有機(jī)互連層堆疊PIC和EIC的51.2 Tbit/s交換機(jī)的光電共封裝方法。0 f: t' k: L7 _" E' |3 ~
    9 A! ]6 H" G' Q% X6 k
    帶橋接的3D集成將3D集成技術(shù)與橋接技術(shù)相結(jié)合提供了額外的優(yōu)勢(shì):
  • 通過(guò)硅橋連接到ASIC的3D堆疊PIC和EIC
  • 使用英特爾EMIB的3D堆疊PIC和EIC與ASIC
  • 使用嵌入扇出型有機(jī)互連層的硅橋的3D堆疊PIC和EIC與ASIC[/ol]4 g' ^6 I7 X  L3 ?6 C* D3 G

    0 D2 R: q5 N: b1 }8 j! x8 ]4 Y圖8展示了在共封裝基板上使用硅橋進(jìn)行ASIC、EIC和PIC的3D異構(gòu)集成。. I- K0 ?! S; F1 l+ Q
    % l6 x& U( c& D! b5 I4 R
    玻璃基板:下一個(gè)前沿英特爾最近宣布的下一代高功率處理器玻璃基板技術(shù)引起了業(yè)界的興趣。與有機(jī)基板相比,玻璃基板具有以下優(yōu)勢(shì):
  • 表面更光滑、更平坦
  • 能夠集成用于光傳輸?shù)牟▽?dǎo)
  • 優(yōu)越的光學(xué)性能
  • 更好的熱穩(wěn)定性、機(jī)械穩(wěn)定性和尺寸穩(wěn)定性
  • 更高的互連密度
  • 改善信號(hào)速度、功率傳輸和設(shè)計(jì)規(guī)則[/ol]
    , j8 M1 v+ A9 ~! A+ Z$ U& |然而,玻璃基板也帶來(lái)了挑戰(zhàn),包括更高的生產(chǎn)成本、初期良率問(wèn)題以及建立可行的商業(yè)生產(chǎn)生態(tài)系統(tǒng)的需求。
    , f% {" I! w4 t! Q" z' H7 F9 p
      a. u/ I# w2 r& o# H) {! }$ |  y圖9展示了使用玻璃互連層進(jìn)行EIC和PIC的3D異構(gòu)集成。
    / K" Z* W0 {% J8 _( P7 m% C  u3 l& G- y2 h
    - A  d8 W7 k5 E$ f5 N

    : |; v# m& k4 g. g4 ]  @3 ~5 ]" f圖10展示了使用玻璃互連層在共封裝基板上進(jìn)行ASIC、EIC和PIC的3D異構(gòu)集成。& ^1 \- ?' [; G% u8 ?$ E
    基于玻璃互連層的CPO的組裝過(guò)程包括以下幾個(gè)步驟:
  • 在玻璃基板上蝕刻腔體并創(chuàng)建穿透玻璃通孔(TGV)
  • 使用芯片附著和保持裝置將PIC放置在腔體中
  • 用模塑樹(shù)脂填充間隙
  • 制造重分布層(RDL)和玻璃波導(dǎo)
  • 組裝光纖耦合器和光纖
  • 在EIC和PIC之間進(jìn)行微凸點(diǎn)鍵合或Cu-Cu混合鍵合[/ol]
    / ~! {  x/ l: I ( j" Z6 w" A9 w: p5 p  i7 l
    圖11概述了使用玻璃互連層在共封裝基板上制造ASIC、EIC和PIC的3D異構(gòu)集成的過(guò)程。) f" l% `7 t! l& n
    4 [9 m0 @7 ?- M7 I1 C: @
    結(jié)論光電共封裝代表了高速數(shù)據(jù)中心異構(gòu)集成技術(shù)的重大進(jìn)步。通過(guò)將光電和電子組件組合成緊湊、高效的封裝,CPO與傳統(tǒng)的可插拔收發(fā)器相比,提供了更好的性能、更低的功耗和更低的延遲。7 q* d7 F/ |, `$ u9 \5 ^7 o
    隨著數(shù)據(jù)中心交換機(jī)的不斷發(fā)展,3D堆疊、硅橋和玻璃基板等創(chuàng)新集成技術(shù)將在滿足下一代系統(tǒng)需求方面發(fā)揮關(guān)鍵作用。從25.6 Tbit/s到51.2 Tbit/s交換機(jī)的發(fā)展需要更復(fù)雜的封裝解決方案,推動(dòng)了先進(jìn)CPO配置的發(fā)展。5 V" C2 w% t% j
    盡管仍然存在挑戰(zhàn),特別是在采用玻璃基板方面,但CPO的潛在優(yōu)勢(shì)是巨大的。隨著業(yè)界不斷完善這些技術(shù),我們可以期待數(shù)據(jù)中心性能、效率和可擴(kuò)展性的進(jìn)一步提高。  o- i% D7 I; C% w+ [
    光電共封裝的未來(lái)在于成功集成多種技術(shù),包括先進(jìn)材料、3D集成技術(shù)和新型互連解決方案。隨著研究人員和工程師繼續(xù)推動(dòng)可能性的界限,CPO無(wú)疑將在塑造下一代高速、高性能數(shù)據(jù)中心方面發(fā)揮關(guān)鍵作用。8 ?) N$ F) E4 P/ c0 ]. i4 L
    參考文獻(xiàn)[1]J. H. Lau, "Co-packaged Optics," in Flip Chip, Hybrid Bonding, Fan-In, and Fan-Out Technology. Singapore: Springer Nature Singapore Pte Ltd., 2024, ch. 6, pp. 471-491.$ D( P9 g( h2 z; R% R/ a& y! ]# ~
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    ! Z2 ?% j8 v' A' G* h8 r點(diǎn)擊左下角"閱讀原文"馬上申請(qǐng)9 _& s8 Y" Z" {+ b
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