IMEC更新|晶圓對晶圓混合鍵合推進三維集成技術(shù)

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引言在半導體技術(shù)不斷發(fā)展的世界中，三維集成已成為滿足系統(tǒng)級功率、性能、面積和成本改進日益增長需求的關(guān)鍵方法。在各種三維集成技術(shù)中，晶圓對晶圓混合鍵合因能夠以高三維互連密度堆疊多個異構(gòu)芯片而脫穎而出。本文將探討晶圓對晶圓混合鍵合的最新進展，重點關(guān)注推動互連間距達到400納米的進程及其對未來應用的影響[1]。
理解三維互連技術(shù)全景
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  n0 h& v' W& u- a  n圖1：展示了imec三維互連技術(shù)全景，顯示了各種互連技術(shù)及其間距范圍。
1 a" m8 ~4 c+ v% x% X* E三維互連技術(shù)全景包括廣泛的技術(shù)，每種技術(shù)滿足不同的應用需求，在各種互連間距下運作。如圖1所示，這些技術(shù)范圍從具有毫米級間距的封裝級集成到具有100納米以下間距的晶體管級集成。晶圓對晶圓混合鍵合在這一全景中占據(jù)獨特位置，提供高互連密度和最小的寄生效應。
晶圓對晶圓混合鍵合的潛力
, S) }, a. k8 O" e' d' E晶圓對晶圓混合鍵合因能夠在每平方毫米集成一百萬個互連而受到廣泛關(guān)注，這得益于約1微米的緊密銅互連間距。該技術(shù)已在堆疊圖像傳感器和將CMOS外圍線路集成到3D NAND層上方等領域取得商業(yè)成功。
' I  y8 q+ g# B, L混合鍵合過程結(jié)合了銅對銅和介電對介電鍵合，利用銅damascene技術(shù)定義鍵合表面。這種方法允許非常精細的間距縮放，使其成為未來需要更高互連密度應用的理想選擇。
當前工藝流程和新興挑戰(zhàn)
典型的晶圓對晶圓混合鍵合過程從兩個完全處理的300毫米晶圓開始。該過程類似于片上后端線路（BEOL）damascene過程，在鍵合介電材料（通常是二氧化硅）中刻蝕小腔。這些腔體隨后被填充障礙金屬、種子層和銅，然后進行化學機械拋光（CMP）步驟以獲得極其平坦的表面。
0 N' d' I3 W4 X0 N- e7 s: X實際鍵合在室溫下進行，通過在中心處將晶圓接觸。這種初始接觸產(chǎn)生強大的晶圓對晶圓吸引力，導致鍵合波從中心到邊緣關(guān)閉晶圓之間的間隙。隨后的高溫退火步驟確保永久的介電對介電和銅對銅鍵合。
隨著應用領域擴展到包括邏輯對邏輯和存儲器對邏輯堆疊，新的挑戰(zhàn)出現(xiàn)。這些先進實現(xiàn)需要更精細的互連間距，并且通常在鍵合步驟后涉及更多后處理。例如，背面電源傳輸網(wǎng)絡（BSPDN）處理需要將一個晶圓的正面鍵合到載體晶圓上，然后進行背面減薄和額外的處理步驟。
2 L# F4 s; G- B9 O- W% _- {實現(xiàn)400納米間距互連的創(chuàng)新
4 a" U. O0 c6 u& I2 ]7 b最近的研究導致了晶圓對晶圓混合鍵合技術(shù)的重大突破，將邊界推至前所未有的400納米互連間距。這些進展解決了幾個關(guān)鍵挑戰(zhàn)：1.設計改進：研究人員引入了具有圓形銅墊的六角網(wǎng)格設計，取代了傳統(tǒng)的方形網(wǎng)格與方形或圓形墊。這種新設計允許更密集地排列銅墊，相鄰墊之間距離相等，使控制銅墊密度更容易，同時最大化墊尺寸和間距。
! k( |2 u- v0 g2.表面拓撲控制：獲得極其平坦和清潔的晶圓表面對于可靠的混合鍵合至關(guān)重要。先進的CMP過程，結(jié)合布局設計中策略性虛擬墊放置，實現(xiàn)了整個晶圓上銅墊高度和表面拓撲的精確控制。
3.SiCN介電材料：碳化硅氮化物（SiCN）已成為小互連間距的優(yōu)越介電材料。SiCN表面與二氧化硅相比表現(xiàn)出更高的鍵合能量，作為銅的擴散屏障，并提供更好的晶圓鈍化。隨著互連間距縮小，這些特性變得越來越重要。
  q2 g# ?, r4 V; F0 W8 E7 r4.改進的鍵合過程：使用具有先進對準能力的商業(yè)高質(zhì)量晶圓鍵合器，研究人員成功鍵合300毫米晶圓，創(chuàng)建了400納米間距的銅互連。
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圖2：顯示了使用相等墊設計在400納米間距連接的多個銅墊的TEM圖像。

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圖3：提供了相等墊設計中400納米間距長菊花鏈的近距離視圖，用于評估銅-銅連接性。
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! u$ `; {- u$ {  |' n電氣性能和疊加控制
實現(xiàn)的400納米間距互連表現(xiàn)出良好的電氣性能，包括低單一接觸電阻。精確對準導致疊加誤差低于150納米，如圖4所示。
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# [4 C; y& z( b圖4：展示了晶圓對晶圓鍵合疊加誤差低于150納米，如2023年IEDM會議上所呈現(xiàn)。
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& v- G+ N5 `* ~5 s/ D+ k4 v- q然而，進一步研究表明，對于400納米互連間距，疊加控制需要小于100納米，以在高產(chǎn)量制造中獲得足夠的良率。這一要求對下一代晶圓鍵合設備的疊加精度提出了巨大挑戰(zhàn)。
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未來展望和挑戰(zhàn)
隨著半導體行業(yè)繼續(xù)推動三維集成的邊界，晶圓對晶圓混合鍵合將在實現(xiàn)存儲器對邏輯堆疊等先進應用中發(fā)揮關(guān)鍵作用。400納米間距互連的實現(xiàn)標志著一個重要里程碑，但進一步縮小和商業(yè)化仍面臨幾個挑戰(zhàn)：1.疊加精度：將疊加控制改善到100納米以下對于確保高產(chǎn)量制造中的高良率非常重要。
* _  _9 j# o0 q$ O  {+ k2.熱管理：隨著互連密度增加，管理熱散發(fā)變得更具挑戰(zhàn)性，需要創(chuàng)新的冷卻解決方案。
4 d8 D4 P9 j2 A8 _3.成本效益制造：開發(fā)經(jīng)濟可行的高產(chǎn)量生產(chǎn)精細間距混合鍵合晶圓的工藝對廣泛采用很重要。
4.設計工具和方法：創(chuàng)建能夠充分利用400納米以下間距晶圓對晶圓混合鍵合能力的先進設計工具和方法，對實現(xiàn)復雜的三維集成系統(tǒng)很重要。
5.材料創(chuàng)新：對新型介電和導電材料的持續(xù)研究可能會解鎖鍵合強度、可靠性和電氣性能的進一步改進。
; I2 T* F2 R6 k/ j  i4 {結(jié)論晶圓對晶圓混合鍵合已成為有前景的三維集成技術(shù)，實現(xiàn)了高互連密度，為異構(gòu)芯片堆疊開辟了新的可能性。最近實現(xiàn)的400納米間距互連代表了重要進步，這得益于網(wǎng)格設計、表面拓撲控制、介電材料和鍵合工藝的創(chuàng)新。
+ t5 R! x& W" j% [; d; w0 R隨著技術(shù)繼續(xù)發(fā)展，將改變半導體封裝并實現(xiàn)新類別的高性能、節(jié)能設備。通過解決剩余挑戰(zhàn)并繼續(xù)推動互連縮放的邊界，晶圓對晶圓混合鍵合將在塑造三維集成系統(tǒng)的未來中發(fā)揮關(guān)鍵作用。
參考文獻[1]F. Author, "Wafer-to-Wafer Hybrid Bonding: Pushing the Boundaries with 400nm Interconnect Pitch," imec, Jul. 2024. [Online]. Available: https://www.imec-int.com/en/articles/wafer-wafer-hybrid-bonding-pushing-boundaries-400nm-interconnect-pitch. [Accessed: Aug. 25, 2024].

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