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引言在半導(dǎo)體技術(shù)不斷發(fā)展的世界中,三維集成已成為滿足系統(tǒng)級(jí)功率、性能、面積和成本改進(jìn)日益增長(zhǎng)需求的關(guān)鍵方法。在各種三維集成技術(shù)中,晶圓對(duì)晶圓混合鍵合因能夠以高三維互連密度堆疊多個(gè)異構(gòu)芯片而脫穎而出。本文將探討晶圓對(duì)晶圓混合鍵合的最新進(jìn)展,重點(diǎn)關(guān)注推動(dòng)互連間距達(dá)到400納米的進(jìn)程及其對(duì)未來(lái)應(yīng)用的影響[1]。4 m/ E3 j' a7 ^( e. T6 |7 k
理解三維互連技術(shù)全景
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圖1:展示了imec三維互連技術(shù)全景,顯示了各種互連技術(shù)及其間距范圍。7 o5 d' k: w; A% v+ o# b# J" W
三維互連技術(shù)全景包括廣泛的技術(shù),每種技術(shù)滿足不同的應(yīng)用需求,在各種互連間距下運(yùn)作。如圖1所示,這些技術(shù)范圍從具有毫米級(jí)間距的封裝級(jí)集成到具有100納米以下間距的晶體管級(jí)集成。晶圓對(duì)晶圓混合鍵合在這一全景中占據(jù)獨(dú)特位置,提供高互連密度和最小的寄生效應(yīng)。# A4 @2 Z$ A1 M. T/ f9 V) Y+ _
晶圓對(duì)晶圓混合鍵合的潛力+ X% _% P/ D% V! e
晶圓對(duì)晶圓混合鍵合因能夠在每平方毫米集成一百萬(wàn)個(gè)互連而受到廣泛關(guān)注,這得益于約1微米的緊密銅互連間距。該技術(shù)已在堆疊圖像傳感器和將CMOS外圍線路集成到3D NAND層上方等領(lǐng)域取得商業(yè)成功。
# k0 p0 N+ W) C; X; E混合鍵合過(guò)程結(jié)合了銅對(duì)銅和介電對(duì)介電鍵合,利用銅damascene技術(shù)定義鍵合表面。這種方法允許非常精細(xì)的間距縮放,使其成為未來(lái)需要更高互連密度應(yīng)用的理想選擇。% s$ l, h& K5 B* z0 p" K
當(dāng)前工藝流程和新興挑戰(zhàn)1 I v$ m Z* R6 @% O3 g) P" y
典型的晶圓對(duì)晶圓混合鍵合過(guò)程從兩個(gè)完全處理的300毫米晶圓開始。該過(guò)程類似于片上后端線路(BEOL)damascene過(guò)程,在鍵合介電材料(通常是二氧化硅)中刻蝕小腔。這些腔體隨后被填充障礙金屬、種子層和銅,然后進(jìn)行化學(xué)機(jī)械拋光(CMP)步驟以獲得極其平坦的表面。; q$ \+ l" b2 p. R
實(shí)際鍵合在室溫下進(jìn)行,通過(guò)在中心處將晶圓接觸。這種初始接觸產(chǎn)生強(qiáng)大的晶圓對(duì)晶圓吸引力,導(dǎo)致鍵合波從中心到邊緣關(guān)閉晶圓之間的間隙。隨后的高溫退火步驟確保永久的介電對(duì)介電和銅對(duì)銅鍵合。
) H/ l4 i* K% w+ j9 G" j隨著應(yīng)用領(lǐng)域擴(kuò)展到包括邏輯對(duì)邏輯和存儲(chǔ)器對(duì)邏輯堆疊,新的挑戰(zhàn)出現(xiàn)。這些先進(jìn)實(shí)現(xiàn)需要更精細(xì)的互連間距,并且通常在鍵合步驟后涉及更多后處理。例如,背面電源傳輸網(wǎng)絡(luò)(BSPDN)處理需要將一個(gè)晶圓的正面鍵合到載體晶圓上,然后進(jìn)行背面減薄和額外的處理步驟。& X4 a& d$ F s/ f2 }2 ?
實(shí)現(xiàn)400納米間距互連的創(chuàng)新
$ P. h, D/ ?: r4 c最近的研究導(dǎo)致了晶圓對(duì)晶圓混合鍵合技術(shù)的重大突破,將邊界推至前所未有的400納米互連間距。這些進(jìn)展解決了幾個(gè)關(guān)鍵挑戰(zhàn):1.設(shè)計(jì)改進(jìn):研究人員引入了具有圓形銅墊的六角網(wǎng)格設(shè)計(jì),取代了傳統(tǒng)的方形網(wǎng)格與方形或圓形墊。這種新設(shè)計(jì)允許更密集地排列銅墊,相鄰墊之間距離相等,使控制銅墊密度更容易,同時(shí)最大化墊尺寸和間距。& x1 r8 }- a0 v
2.表面拓?fù)淇刂?/strong>:獲得極其平坦和清潔的晶圓表面對(duì)于可靠的混合鍵合至關(guān)重要。先進(jìn)的CMP過(guò)程,結(jié)合布局設(shè)計(jì)中策略性虛擬墊放置,實(shí)現(xiàn)了整個(gè)晶圓上銅墊高度和表面拓?fù)涞木_控制。6 I5 `: r6 v9 H8 x% }6 X4 ^
3.SiCN介電材料:碳化硅氮化物(SiCN)已成為小互連間距的優(yōu)越介電材料。SiCN表面與二氧化硅相比表現(xiàn)出更高的鍵合能量,作為銅的擴(kuò)散屏障,并提供更好的晶圓鈍化。隨著互連間距縮小,這些特性變得越來(lái)越重要。* k- I& ^8 ~, H+ v7 d6 ~& }$ i. A! e
4.改進(jìn)的鍵合過(guò)程:使用具有先進(jìn)對(duì)準(zhǔn)能力的商業(yè)高質(zhì)量晶圓鍵合器,研究人員成功鍵合300毫米晶圓,創(chuàng)建了400納米間距的銅互連。% w% ~2 |1 U! K. f* N$ _4 `! O
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圖2:顯示了使用相等墊設(shè)計(jì)在400納米間距連接的多個(gè)銅墊的TEM圖像。+ m6 r, o/ |" ~5 Z
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圖3:提供了相等墊設(shè)計(jì)中400納米間距長(zhǎng)菊花鏈的近距離視圖,用于評(píng)估銅-銅連接性。+ f2 S! B: c7 J
+ u: n8 }: L7 l T* o; f. U電氣性能和疊加控制$ t% ?, k& {/ [# e, L1 A. N
實(shí)現(xiàn)的400納米間距互連表現(xiàn)出良好的電氣性能,包括低單一接觸電阻。精確對(duì)準(zhǔn)導(dǎo)致疊加誤差低于150納米,如圖4所示。
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1 O# N) U' r' C圖4:展示了晶圓對(duì)晶圓鍵合疊加誤差低于150納米,如2023年IEDM會(huì)議上所呈現(xiàn)。1 P6 l, k, `3 `6 w: ]
, O# j, v# @& _) h. t9 T$ {6 U- i* c然而,進(jìn)一步研究表明,對(duì)于400納米互連間距,疊加控制需要小于100納米,以在高產(chǎn)量制造中獲得足夠的良率。這一要求對(duì)下一代晶圓鍵合設(shè)備的疊加精度提出了巨大挑戰(zhàn)。
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未來(lái)展望和挑戰(zhàn)% e' |1 s- R2 b" V8 V" b
隨著半導(dǎo)體行業(yè)繼續(xù)推動(dòng)三維集成的邊界,晶圓對(duì)晶圓混合鍵合將在實(shí)現(xiàn)存儲(chǔ)器對(duì)邏輯堆疊等先進(jìn)應(yīng)用中發(fā)揮關(guān)鍵作用。400納米間距互連的實(shí)現(xiàn)標(biāo)志著一個(gè)重要里程碑,但進(jìn)一步縮小和商業(yè)化仍面臨幾個(gè)挑戰(zhàn):1.疊加精度:將疊加控制改善到100納米以下對(duì)于確保高產(chǎn)量制造中的高良率非常重要。
! W5 `# x% }! G9 t0 O3 ^. a0 u2.熱管理:隨著互連密度增加,管理熱散發(fā)變得更具挑戰(zhàn)性,需要?jiǎng)?chuàng)新的冷卻解決方案。6 | r/ W! f% M7 N1 g
3.成本效益制造:開發(fā)經(jīng)濟(jì)可行的高產(chǎn)量生產(chǎn)精細(xì)間距混合鍵合晶圓的工藝對(duì)廣泛采用很重要。
8 \ a5 {6 ?0 k( i4 O$ @4.設(shè)計(jì)工具和方法:創(chuàng)建能夠充分利用400納米以下間距晶圓對(duì)晶圓混合鍵合能力的先進(jìn)設(shè)計(jì)工具和方法,對(duì)實(shí)現(xiàn)復(fù)雜的三維集成系統(tǒng)很重要。9 `6 R7 w) B" }2 [2 s
5.材料創(chuàng)新:對(duì)新型介電和導(dǎo)電材料的持續(xù)研究可能會(huì)解鎖鍵合強(qiáng)度、可靠性和電氣性能的進(jìn)一步改進(jìn)。
; v& V0 T& B; i" X v, d結(jié)論晶圓對(duì)晶圓混合鍵合已成為有前景的三維集成技術(shù),實(shí)現(xiàn)了高互連密度,為異構(gòu)芯片堆疊開辟了新的可能性。最近實(shí)現(xiàn)的400納米間距互連代表了重要進(jìn)步,這得益于網(wǎng)格設(shè)計(jì)、表面拓?fù)淇刂、介電材料和鍵合工藝的創(chuàng)新。$ o. R; G" c% U, M3 V& P1 f/ \, [! z
隨著技術(shù)繼續(xù)發(fā)展,將改變半導(dǎo)體封裝并實(shí)現(xiàn)新類別的高性能、節(jié)能設(shè)備。通過(guò)解決剩余挑戰(zhàn)并繼續(xù)推動(dòng)互連縮放的邊界,晶圓對(duì)晶圓混合鍵合將在塑造三維集成系統(tǒng)的未來(lái)中發(fā)揮關(guān)鍵作用。. ^, W1 C# I: F( k
參考文獻(xiàn)[1]F. Author, "Wafer-to-Wafer Hybrid Bonding: Pushing the Boundaries with 400nm Interconnect Pitch," imec, Jul. 2024. [Online]. Available: https://www.imec-int.com/en/articles/wafer-wafer-hybrid-bonding-pushing-boundaries-400nm-interconnect-pitch. [Accessed: Aug. 25, 2024].5 ?. Z1 A: @9 h! s
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