4XDDR作業(yè)---馮凱

FKAI

4片DDR模塊布局時空間足夠的情況下采用菊花鏈模式，盡量靠近BGA擺放，串聯(lián)電阻放到最后一片DDR后邊，濾波電容靠近管腳放置。四片DDR地址線，時鐘線，控制線走線時走到第一片，再從第一片依次往后走，保證到DDR的線長度一致。DDR和BGA中間無排阻時，擺放間距在600-800mil，有排阻時間距在800-1000mil，濾波電容靠近IC管腳擺放，走線阻抗控制在50om，數(shù)據(jù)線每11根盡量走在同一層D0-D7,LDQM和一對差分線等。信號線之間滿足3W規(guī)則，數(shù)據(jù)線和時鐘線、地址線之間滿足20mil以上，空間足夠情況下，用地線隔離開，加過地孔。高低8位數(shù)據(jù)線保持等長，誤差在50mil，控制線，時鐘線和地址線誤差在100mil，差分線繞等長時先使差分對內(nèi)誤差保證在5mil內(nèi)，在進行數(shù)據(jù)線等長操作。如果原理圖有特殊標注，走線應滿足要求。走線后在走線中間空余處打上過地孔減少干擾。4XDDR地址線繞等長時可以采用xSignals功能對地址線進行分段，使每段分別等長就可保證整體等長。

凡億周老師

bga內(nèi)部扇出不得開窗處理

凡億周老師

VREF的連接需要加粗

凡億周老師

注意過孔數(shù)量

凡億周老師

高速信號避免直角走線