減少PCB板電磁干擾的4個設(shè)計技巧

中信華

    電子設(shè)備的電子信號和處理器的頻率不斷提升，電子系統(tǒng)已是一個包含多種元器件和許多分系統(tǒng)的復(fù)雜設(shè)備。高密和高速會令系統(tǒng)的輻射加重，而低壓和高靈敏度會使系統(tǒng)的抗擾度降低。
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" u3 \  v; o" E1 R" d    因此，電磁干擾（EMI）實(shí)在是威脅著電子設(shè)備的安全性、可靠性和穩(wěn)定性。我們在設(shè)計電子產(chǎn)品時，PCB板的設(shè)計對解決EMI問題至關(guān)重要。
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    本文主要講解pcb設(shè)計時要注意的地方，從而減低PCB板中的電磁干擾問題。

    電磁干擾（EMI）的定義

. p& c! B3 ?  q2 f    電磁干擾（EMI，ElectroMagneTIcInterference），可分為輻射和傳導(dǎo)干擾。輻射干擾就是干擾源以空間作為媒體把其信號干擾到另一電網(wǎng)絡(luò)。而傳導(dǎo)干擾就是以導(dǎo)電介質(zhì)作為媒體把一個電網(wǎng)絡(luò)上的信號干擾到另一電網(wǎng)絡(luò)。在高速系統(tǒng)設(shè)計中，集成電路引腳、高頻信號線和各類接插頭都是PCB板設(shè)計中常見的輻射干擾源，它們散發(fā)的電磁波就是電磁干擾（EMI），自身和其他系統(tǒng)都會因此影響正常工作。

9 v$ j1 V: v2 l    針對電磁干擾（EMI）的PCB板設(shè)計技巧

    現(xiàn)今PCB板設(shè)計技巧中有不少解決EMI問題的方案，例如：EMI抑制涂層、合適的EMI抑制零件和EMI仿真設(shè)計等�，F(xiàn)在簡單講解一下這些技巧。
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3 z- Q- ?$ l; s& u2 B- s    1、共模EMI干擾源（如在電源匯流排形成的瞬態(tài)電壓在去耦路徑的電感兩端形成的電壓降）

    在電源層用低數(shù)值的電感，電感所合成的瞬態(tài)信號就會減少，共模EMI從而減少。

7 P7 w0 \; C5 |5 q    減少電源層到IC電源引腳連線的長度。

5 g( m7 `2 D3 v5 {. E/ f1 c    使用3－6mil的PCB層間距和FR4介電材料。
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    2、電磁屏蔽

    盡量把信號走線放在同一PCB層，而且要接近電源層或接地層。
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) p* f  j, E1 w. {/ ?    電源層要盡量靠近接地層
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    3、零件的布局（布局的不同都會影響到電路的干擾和抗干擾能力）

    根據(jù)電路中不同的功能進(jìn)行分塊處理（例如解調(diào)電路、高頻放大電路及混頻電路等），在這個過程中把強(qiáng)和弱的電信號分開，數(shù)字和模擬信號電路都要分開

    各部分電路的濾波網(wǎng)絡(luò)必須就近連接，這樣不僅可以減小輻，這樣可以提高電路的抗干擾能力和減少被干擾的機(jī)會。
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    易受干擾的零件在布局時應(yīng)盡量避開干擾源，例如數(shù)據(jù)處理板上CPU的干擾等。
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( ?) d2 O& m( Q    4、布線的考慮（不合理的布線會造成信號線之間的交叉干擾）
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3 _# X9 h2 \2 i    不能有走線貼近PCB板的邊框，以免于制作時造成斷線。
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$ A8 p) Y. v# U, L    電源線要寬，環(huán)路電阻便會因而減少。

5 d6 J" @) ~+ W' {    信號線盡可能短，并且減少過孔數(shù)目。
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/ O7 ?$ U' q9 v+ g* S5 @    拐角的布線不可以用直角方法，應(yīng)以135°角為佳。
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    數(shù)字電路與模擬電路應(yīng)以地線隔離，數(shù)字地線與模擬地線都要分離，最后接電源地。
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    減少電磁干擾是PCB板設(shè)計重要的一環(huán)，只要在設(shè)計時多往這一邊想自然在產(chǎn)品測驗(yàn)如emc測驗(yàn)中便會更易合格。