使用Sigrity進行走線阻抗與耦合度檢查

Pcbbar · 發(fā)表于 2019-11-18 23:13:18

layout中對于走線最基礎的關注點是阻抗和串擾。對于阻抗，在開始設計PCB之前，我們會計算出滿足阻抗要求的單端走線以及差分線等。對于串擾則是通過設置走線與走線之間的間距。這兩者我們都會在設計的時候將參數填寫到規(guī)則管理器中進行布線約束。

但實際設計中通常不能完全遵守設計規(guī)則，比如在Fanout區(qū)域需要降低走線線寬等，這也是區(qū)域規(guī)則存在的原因。除了這種由于設計條件的限制造成的設計偏差，也有一些是設計者本身的疏忽造成的，比如走線存在垮分割、走線貼著參考平面邊緣以及本身規(guī)則設置不完善導致有線寬或是間距的變化，進一步還有阻抗的變化引起串擾的變化等。

這些設計上的疏忽會導致阻抗或是串擾量的變化，而這種變化單憑設計者本身依靠經驗去檢查很容易就出現疏漏。這個時候可以借用仿真工具Sigrity中的走線阻抗耦合檢查工具快速對指定信號或是整版信號進行檢查。

為了演示軟件功能，在這里準備了一個DEMO板，并對DEMO板做一些修改。這些修改包括局部挖空參考面（模擬跨分割）、線寬變化（模擬阻抗變化）、線間距變化（模擬耦合度變化）。

DEMO板準備好之后就開始仿真。

新規(guī)矩，流程走一遍。

進行阻抗耦合檢查的功能塊在PowerSI中，啟動之后加載PCB文件（DEMO是allegro的PCB，可以直接打開），使能Trace Imp/Cpl/Ref Check。

檢查層疊是否正確，如果不正確，需要手動修改。Sigrity會讀取PCB文件包含的層疊信息，但并不總是正確讀取的，有時候會出現錯誤，需要核對一下。

軟件中可以選擇對整版信號進行仿真，也可以選擇對指定信號進行仿真。這里我們只選擇剛剛處理過的信號進行仿真，也就是主芯片U12到DDR顆粒U11的信號。

流程為點擊設置網絡分組（Setup Net Groups），在彈出的對話框中搜索U11（設置為TX器件），然后在搜索結果中勾選U11，點擊下一步，這樣TX部分的設置就完成了

軟件會自動進入到RX的設置，由于我們的內存顆粒只和主控IC連接，所以這里只有一個U12可以選擇，勾選之后下一步。

接下來設置電源和GND網絡，設置后這些網絡不會參與到阻抗的計算中，設置與否對結果沒太大影響，直接下一步進入到仿真網絡的選擇，這里可以選擇感興趣的網絡進行仿真，也可以全選，直接下一步，最后會讓對參數設置進行確認，點擊Finish完成設置。（此次流程中這幾步的設置都比較粗糙，這是由于做這個仿真計算速度很快，沒必要精細化的分組處理。當然如果有需求也可以進行詳細的分組設置。）

最后
需要設置的是仿真的約束條件，點擊Setup Trace Check Parameters進入設置菜單，第一步需要設置檢查項，這里選擇阻抗與耦合都進行檢查。第二步設置耦合參數，在這個參數之下的耦合量都會被系統(tǒng)忽略。第三步設置需要仿真的網絡，這里選擇我們剛剛設置的分組。第四步，如果有共面阻抗之類的，可以勾選 Colanar Traces的選項。

鼠標移動到走線上會顯示具體的阻抗，從上面可以明顯看到我們加寬線寬的走線以及挖掉最近參考層的走線和正常走線相比有明顯的偏差。

查看耦合度可以通過Coupling Layout Overlay顯示，這里也可以看見將走線間距改小之后耦合度增加。

有兩點需要注意：第一個是這個功能計算出來的阻抗和SI9000會有一點偏差。第二個是其耦合度檢查只能檢查同層之間的耦合，對于不同層之間的耦合還無法進行檢查。不過在絕大多數的設計中，現有的這個功能已經夠用了，通過這個方式可以非常快速的對整版或是重點關注的信號進行阻抗及耦合的檢查，找到設計的薄弱環(huán)節(jié)進行整改。

來源：公眾號：pcb設計與信號完整性作者：十四

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