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[已解答問(wèn)題] 晶振、電容和1M電阻布局布線

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發(fā)表于 2016-10-23 19:10:11 | 只看該作者 |只看大圖 回帖獎(jiǎng)勵(lì) |倒序?yàn)g覽 |閱讀模式
MCU時(shí)鐘往往外接晶振、電容，有的會(huì)并一個(gè)1M電阻，PCB布局時(shí)怎么布局好？MCU出來(lái)是先晶振后電容好還是先電容后晶振好？還有1M的電阻放那個(gè)位置比較好？布線應(yīng)該注意什么？

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發(fā)表于 2018-6-11 23:04:55 | 只看該作者

為什么需要“π”型濾波方式？我在百度和書(shū)上都沒(méi)有找到這種的做法的依據(jù)，可不可以詳細(xì)說(shuō)明一下？或者有這方面的資料？
沙發(fā)
發(fā)表于 2016-10-24 10:22:32 | 只看該作者
MCU出來(lái)直接晶振

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發(fā)表于 2016-10-24 19:15:18 | 只看該作者
怎么設(shè)計(jì)的，學(xué)習(xí)學(xué)習(xí)。

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發(fā)表于 2016-10-25 08:59:04 | 只看該作者
晶振是一個(gè)干擾源，本體表層及第二層禁止其他網(wǎng)絡(luò)走線，并注意在晶體引腳及負(fù)載電容處多打地過(guò)孔。
晶振走線盡量短，晶振走線盡量不要打孔換層，走在和器件同面，并且采用“π”型濾波方式，如圖所示。


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發(fā)表于 2016-10-27 22:57:49 | 只看該作者
Kivy 發(fā)表于 2016-10-25 08:59
晶振是一個(gè)干擾源，本體表層及第二層禁止其他網(wǎng)絡(luò)走線，并注意在晶體引腳及負(fù)載電容處多打地過(guò)孔。晶振走線 ...

謝謝Kivy~~

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發(fā)表于 2016-10-28 09:33:00 | 只看該作者
學(xué)習(xí)了，
Gan

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發(fā)表于 2016-10-31 14:59:55 | 只看該作者
very good TQ

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發(fā)表于 2017-7-29 11:36:52 | 只看該作者
資料很好，強(qiáng)烈支持樓主，感謝分享！

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發(fā)表于 2017-7-29 12:14:33 | 只看該作者
真是難得給力的帖子啊。

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發(fā)表于 2017-8-2 09:03:39 | 只看該作者
支持一下，學(xué)習(xí)學(xué)習(xí)，謝謝分享

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