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[PCB技術(shù)] Allegro在導(dǎo)入Logic原理圖網(wǎng)表文件時出現(xiàn).SVA報錯的詳細解決辦法

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發(fā)表于 2022-1-7 17:10:23 | 只看該作者 |只看大圖 回帖獎勵 |倒序瀏覽 |閱讀模式
allegro在導(dǎo)入網(wǎng)表文件時或者運行軟件的時候出現(xiàn)如下截圖報錯,很多網(wǎng)友找不到解決方法,其實是可以根據(jù)下面?zhèn)z種方法去解決這個問題的。
第一種:
1、當在設(shè)計過程中出現(xiàn)這個問題或者是在剛打開這個某一些文件出現(xiàn)這個問題的時候,可以點擊菜單欄命令Tools--Database Check”進行文件檢測。
2、點擊之后彈出如下對畫框,將其中所有方框中的勾全部都勾選上。再點擊check 進行檢測即可。
第二種:
導(dǎo)致出現(xiàn)這個報錯的還有一種誘因,就是版本文件不同。這個版本文件不同是指的:假如當前文件版本是16.6版本設(shè)計的,但是又用17.x版本進行設(shè)計,也會導(dǎo)出出現(xiàn)這個報錯。所以在設(shè)計之前最好是檢查一下文件版本,然后再進行設(shè)計;蛘呤请娔X上的可以裝多個版本的Allegro軟件(安裝多個版本的方法可以在論壇上面搜索參考)這樣的話就可以很大程度上避免很多的一些沒必要的報錯。

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發(fā)表于 2022-1-8 16:26:49 | 只看該作者
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