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2016-11-13 15:31 上傳
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1.基極必須串接電阻，保護(hù)基極，保護(hù)CPU的ＩＯ口。
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２.基極根據(jù)ＰＮＰ或者ＮＰＮ管子加上拉電阻或者下拉電阻。# i! h7 P: e$ D* j7 a% j! r9 ? G- k
& z0 W, W }5 [/ f9 ?8 R３.集電極電阻阻值根據(jù)驅(qū)動(dòng)電流實(shí)際情況調(diào)整。同樣基極電阻也可以根據(jù)實(shí)際情況調(diào)整。- i# ~+ Q3 G/ {
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基極和發(fā)射極需要串接電阻，該電阻的作用是在輸入呈高阻態(tài)時(shí)使晶體管可靠截止，極小值是在前級(jí)驅(qū)動(dòng)使晶體管飽和時(shí)與基極限流電阻分壓后能夠滿足晶體管的臨界飽和，實(shí)際選擇時(shí)會(huì)大大高于這個(gè)極小值，通常外接干擾越小、負(fù)載越重準(zhǔn)許的阻值就越大，通常采用10K量級(jí)。0 W' a4 ~3 c5 ~; c8 A
) n! [9 W' w- i. n防止三極管受噪聲信號(hào)的影響而產(chǎn)生誤動(dòng)作，使晶體管截止更可靠！三極管的基極不能出現(xiàn)懸空，當(dāng)輸入信號(hào)不確定時(shí)（如輸入信號(hào)為高阻態(tài)時(shí)），加下拉電阻，就能使有效接地。0 }9 \4 P8 X6 r* q
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特別是GPIO連接此基極的時(shí)候，一般在GPIO所在IC剛剛上電初始化的時(shí)候，此GPIO的內(nèi)部也處于一種上電狀態(tài)，很不穩(wěn)定，容易產(chǎn)生噪聲，引起誤動(dòng)作！加此電阻，可消除此影響(如果出現(xiàn)一尖脈沖電平，由于時(shí)間比較短，所以這個(gè)電壓很容易被電阻拉低；如果高電平的時(shí)間比較長(zhǎng)，那就不能拉低了，也就是正常高電平時(shí)沒(méi)有影響)！3 I; y, o( `- R9 O: `9 ?2 z, g, p1 O) J
9 G% N" f% Q- P" a! N& {2 M5 H但是電阻不能過(guò)小，影響泄漏電流�。ㄟ^(guò)小則會(huì)有較大的電流由電阻流入地）
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當(dāng)三極管開(kāi)關(guān)作用時(shí),ON和OFF時(shí)間越短越好,為了防止在OFF時(shí),因晶體管中的殘留電荷引起的時(shí)間滯后,在B,E之間加一個(gè)R起到放電作用。3 H: d1 I3 b0 \- u8 W1 R9 B
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