fpga的時序基礎(chǔ)問題求教

zeng119

請教大家們一個基礎(chǔ)問題，下圖是DDR仿真時序（用block memory generator ，ip核），以下是我的理解，不知是否正確：
1，現(xiàn)實中D觸發(fā)器要避免CLK和輸入同時上升沿，否則會出錯（這條肯定是真命題）。
2，fpga的布線中，通常讓CLK的線更短。
2 a; R5 C8 V) j4 s' L" S" o3，仿真時CLK上升沿觸發(fā)到來時，采樣信號的左值。
因此圖一黃虛線時刻：寫使能wr_en=0，不能寫入。
/ f: B! d* q: _& i* e4 W黃實線時刻：把數(shù)據(jù)01寫入地址01.
, {8 o9 L; Q: R2 A  f& ` 4，圖二，黃虛線時：寫使能wr_en=1，把數(shù)據(jù)00寫入地址00.  
黃實線：寫使能關(guān)閉，把地址01數(shù)據(jù)讀出來，下一時刻輸出01
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