fpga的時(shí)序基礎(chǔ)問(wèn)題求教

zeng119

請(qǐng)教大家們一個(gè)基礎(chǔ)問(wèn)題，下圖是DDR仿真時(shí)序（用block memory generator ，ip核），以下是我的理解，不知是否正確：
8 S, _) i  W7 C 1，現(xiàn)實(shí)中D觸發(fā)器要避免CLK和輸入同時(shí)上升沿，否則會(huì)出錯(cuò)（這條肯定是真命題）。
2，fpga的布線中，通常讓CLK的線更短。
3，仿真時(shí)CLK上升沿觸發(fā)到來(lái)時(shí)，采樣信號(hào)的左值。
4 l6 y1 h4 ^" v2 ^: _因此圖一黃虛線時(shí)刻：寫(xiě)使能wr_en=0，不能寫(xiě)入。
3 y8 h0 ?5 w0 g) b$ T黃實(shí)線時(shí)刻：把數(shù)據(jù)01寫(xiě)入地址01.
4，圖二，黃虛線時(shí)：寫(xiě)使能wr_en=1，把數(shù)據(jù)00寫(xiě)入地址00.  
! f# R; f1 A. W黃實(shí)線：寫(xiě)使能關(guān)閉，把地址01數(shù)據(jù)讀出來(lái)，下一時(shí)刻輸出01
7 M  g0 Z+ m6 A0 v4 ?4 j
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