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發(fā)表于 2022-10-26 16:37:58 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
設(shè)計一個簡化版數(shù)字時鐘電路,將輸入的高頻時鐘信號變?yōu)榈皖l時鐘信號作為時鐘的秒脈沖信號,分頻的倍數(shù)為本人姓名首字母在字母表的序號除以8后的余數(shù)加8,分頻器輸出信號占空比為50%;再設(shè)計一個加法計數(shù)器對輸入的秒脈沖信號進行計數(shù),本人學(xué)號后2位加8為該計數(shù)器的最大計數(shù)值,最小計數(shù)值為0;再設(shè)計一個譯碼電路,將計數(shù)器的計數(shù)值譯碼成七段共陽顯示碼輸出;再設(shè)計一個頂層電路,調(diào)用上述分頻器、計數(shù)器、譯碼器模塊,從而可在外部數(shù)碼管上以2位十進制數(shù)字形式顯示的按秒變化的時間。
9 F4 M: q1 H7 q" `7 I' O- Z  }3 [" G" s& x! Y
二、任務(wù)選擇:8 V/ K( v- N4 j, `" ~! Q3 `
1、本人學(xué)號為20223023213,本人姓名拼音首字母為Z,在字母表中序號為26。, O7 M' n9 W& F0 O; T  `
2、按照設(shè)計任務(wù)的規(guī)則,選擇完成的任務(wù)是分頻倍數(shù)為10,最大計數(shù)值為21,最小計數(shù)值為0的數(shù)字時鐘電路。6 R/ ~4 U. K6 ~
6 r% z: e; _% I( u/ r' w6 F3 A- W: q

5 G: ?# O/ Y+ J! I; }$ V三、設(shè)計思想:3 L. K9 r) P+ h

, p! X* F7 W- e; ^4 \' }1 V四、設(shè)計及仿真模塊圖:! `: S: X4 Y, Y( C! j# S
, _, d+ c1 y. l4 o1 ]
五、Verilog完整設(shè)計代碼及Testben代碼:$ e6 D$ E: X0 y: \4 T$ W8 t

& U$ e; m( D& ^9 J* f六、仿真結(jié)果圖:, s- T7 W( t( G, X0 {

0 s4 @. ?  b4 @7 L* q9 T, @! t8 W七、仿真結(jié)果分析:
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