光電共封裝：推進高速數(shù)據(jù)中心的異構(gòu)集成技術(shù)

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引言本文探討了光電共封裝(CPO)技術(shù)在高速數(shù)據(jù)中心異構(gòu)集成領(lǐng)域的重要進展。我們將介紹光學收發(fā)器的演變、CPO的基本原理，以及將光電子集成芯片(PIC)、電子集成線路(EIC)和專用集成線路(ASIC)集成到緊湊、高性能封裝中的各種方法[1]。

光電共封裝簡介
光電共封裝是一種異構(gòu)集成封裝方法，將由光電子集成芯片(PIC)組成的光學引擎(OE)與由電子集成線路(EIC)和交換ASIC組成的電氣引擎(EE)相結(jié)合。CPO的主要優(yōu)勢包括：

縮短OE/EE和ASIC之間的電氣接口長度

降低信號驅(qū)動的能耗

減少延遲，提高電氣性能[/ol]
為了理解CPO的重要性，我們需要追溯數(shù)據(jù)中心光學收發(fā)器的演變歷程。

" L) n# @& r$ w% }圖1展示了光學收發(fā)器技術(shù)的發(fā)展路線圖，從可插拔光學模塊到板載光學模塊(OBO)、近封裝光學模塊(NPO)和光電共封裝(CPO)。
可插拔收發(fā)器（2000年至今）自2000年以來，SFP、QSFP及其變體等可插拔收發(fā)器在業(yè)界得到廣泛應用。這些模塊安裝在印刷電路板(PCB)邊緣，ASIC則連接到封裝基板上。雖然用途廣泛，但PIC/EIC和ASIC之間的距離最長，導致功耗較高，電氣性能較低。
板載光學模塊（OBO）（2018年至今）OBO將收發(fā)器的關(guān)鍵組件（OE和EE）與封裝好的ASIC放置在同一PCB上，排列在ASIC四周。這種方法縮短了PIC/EIC和ASIC之間的距離，與可插拔收發(fā)器相比，功耗和電氣性能得到改善。
+ `+ s6 x" Q( Q5 W9 y近封裝光學模塊（NPO）（2020年至今）NPO進一步優(yōu)化了布局，將OE/EE放置在可選的光學基板上，與封裝好的ASIC并排放置在高性能基板上。這種配置消除了通過PCB的高速數(shù)據(jù)帶寬，提供了更好的功耗和電氣性能。光互聯(lián)論壇(OIF)正在開發(fā)超短距離(XSR)+電氣接口，以支持ASIC和光學元件之間長度達150毫米的NPO。
光電共封裝（CPO）（2023年至今）CPO代表了最新進展，將OE/EE（有或沒有光學基板）與ASIC芯片并排放置在同一共封裝基板的四個邊緣。這種配置實現(xiàn)了ASIC和PIC/EIC之間的最短距離，從而獲得最佳的電氣性能。根據(jù)OIF的標準，CPO將OE/EE模塊和主ASIC限制在50毫米以內(nèi)，通道損耗限制在10 dB。
( c$ f; @: Y* `0 H0 R, o異構(gòu)集成方法為了有效實現(xiàn)CPO，開發(fā)了各種異構(gòu)集成技術(shù)。這些方法可以大致分為2D和3D集成方法。
2D異構(gòu)集成
9 G& W; ~$ r: `9 d! B1 W2D集成涉及將組件并排放置在公共基板上。可能有幾種配置：

PIC和EIC在光學基板上，與ASIC并排放置在共封裝基板上

PIC、EIC和ASIC在TSV互連層或有機互連層上

PIC、EIC和ASIC在TSV互連層或有機互連層上，然后連接到封裝基板上
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/ ^) Q2 G- L% d6 V9 L圖2展示了ASIC、EIC和PIC在共封裝基板上的各種2D異構(gòu)集成方法。

9 d- v+ t9 n1 J# x; O# O( ]0 g帶橋接的2D集成為了增強組件之間的連接，可以使用硅橋或嵌入式多芯片互連橋(EMIB)：

使用微凸點連接Chiplet（ASIC、EIC和PIC）的硅橋

采用Cu-Cu無凸點混合鍵合的硅橋

嵌入共封裝基板腔體中的英特爾EMIB[/ol]
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圖3展示了使用硅橋在共封裝基板上進行ASIC、EIC和PIC的2D異構(gòu)集成。
3D異構(gòu)集成3D集成涉及垂直堆疊組件，提供更高的密度和潛在的更好性能。PIC和EIC的各種3D集成方法包括：

使用微凸點的正面對正面堆疊

使用微凸點和硅通孔(TSV)的正面對背面堆疊

無凸點Cu-Cu混合鍵合

使用TSV互連層或有機互連層的堆疊[/ol]
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圖4展示了EIC和PIC的各種3D異構(gòu)集成技術(shù)。
- q- C' L: F( t  L8 r& A. f# \$ @, HASIC、PIC和EIC的3D集成將PIC和EIC的3D集成與ASIC放置相結(jié)合，形成了幾種CPO配置：

3D堆疊的PIC和EIC在光學基板上，與ASIC并排放置在共封裝基板上

3D堆疊的PIC和EIC與ASIC在TSV互連層或有機互連層上

3D堆疊的PIC和EIC與ASIC在TSV互連層或有機互連層上，連接到封裝基板上
[/ol]
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圖5展示了ASIC、EIC和PIC的3D異構(gòu)集成方法。
先進的CPO配置隨著數(shù)據(jù)中心交換機從25.6 Tbit/s發(fā)展到51.2 Tbit/s，對更緊湊、更高效的CPO解決方案的需求變得越來越重要。兩種創(chuàng)新方法解決了這一挑戰(zhàn)：
! v) E- L2 T* I' M9 Z/ i+ ?1. 使用混合鍵合的堆疊PIC和EIC

圖6展示了使用PIC和EIC的3D堆疊和混合鍵合的51.2 Tbit/s交換機的光電共封裝方法。
, e3 x9 g* i0 B9 w2 g% T( @2. 使用有機互連層的堆疊PIC和EIC
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圖7展示了另一種使用有機互連層堆疊PIC和EIC的51.2 Tbit/s交換機的光電共封裝方法。
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帶橋接的3D集成將3D集成技術(shù)與橋接技術(shù)相結(jié)合提供了額外的優(yōu)勢：

通過硅橋連接到ASIC的3D堆疊PIC和EIC

使用英特爾EMIB的3D堆疊PIC和EIC與ASIC

使用嵌入扇出型有機互連層的硅橋的3D堆疊PIC和EIC與ASIC[/ol]

9 k4 [" k% i4 g  ^4 M( W2 H圖8展示了在共封裝基板上使用硅橋進行ASIC、EIC和PIC的3D異構(gòu)集成。
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" @# y0 z# H) |) M: d) G4 H玻璃基板：下一個前沿英特爾最近宣布的下一代高功率處理器玻璃基板技術(shù)引起了業(yè)界的興趣。與有機基板相比，玻璃基板具有以下優(yōu)勢：

表面更光滑、更平坦

能夠集成用于光傳輸?shù)牟▽?li>優(yōu)越的光學性能

更好的熱穩(wěn)定性、機械穩(wěn)定性和尺寸穩(wěn)定性

更高的互連密度

改善信號速度、功率傳輸和設計規(guī)則[/ol]
然而，玻璃基板也帶來了挑戰(zhàn)，包括更高的生產(chǎn)成本、初期良率問題以及建立可行的商業(yè)生產(chǎn)生態(tài)系統(tǒng)的需求。
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0 ^. ?" B4 h. y: S! g圖9展示了使用玻璃互連層進行EIC和PIC的3D異構(gòu)集成。

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9 Z9 j" l' v: Q" a圖10展示了使用玻璃互連層在共封裝基板上進行ASIC、EIC和PIC的3D異構(gòu)集成。
1 d% a/ d) |  b# U0 p, @' A% x基于玻璃互連層的CPO的組裝過程包括以下幾個步驟：

在玻璃基板上蝕刻腔體并創(chuàng)建穿透玻璃通孔(TGV)

使用芯片附著和保持裝置將PIC放置在腔體中

用模塑樹脂填充間隙

制造重分布層(RDL)和玻璃波導

組裝光纖耦合器和光纖

在EIC和PIC之間進行微凸點鍵合或Cu-Cu混合鍵合[/ol]
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圖11概述了使用玻璃互連層在共封裝基板上制造ASIC、EIC和PIC的3D異構(gòu)集成的過程。

, y( ]- j4 q7 s1 T3 K+ q7 V3 B: T! V/ b' d1 v結(jié)論光電共封裝代表了高速數(shù)據(jù)中心異構(gòu)集成技術(shù)的重大進步。通過將光電和電子組件組合成緊湊、高效的封裝，CPO與傳統(tǒng)的可插拔收發(fā)器相比，提供了更好的性能、更低的功耗和更低的延遲。
隨著數(shù)據(jù)中心交換機的不斷發(fā)展，3D堆疊、硅橋和玻璃基板等創(chuàng)新集成技術(shù)將在滿足下一代系統(tǒng)需求方面發(fā)揮關(guān)鍵作用。從25.6 Tbit/s到51.2 Tbit/s交換機的發(fā)展需要更復雜的封裝解決方案，推動了先進CPO配置的發(fā)展。
盡管仍然存在挑戰(zhàn)，特別是在采用玻璃基板方面，但CPO的潛在優(yōu)勢是巨大的。隨著業(yè)界不斷完善這些技術(shù)，我們可以期待數(shù)據(jù)中心性能、效率和可擴展性的進一步提高。
光電共封裝的未來在于成功集成多種技術(shù)，包括先進材料、3D集成技術(shù)和新型互連解決方案。隨著研究人員和工程師繼續(xù)推動可能性的界限，CPO無疑將在塑造下一代高速、高性能數(shù)據(jù)中心方面發(fā)揮關(guān)鍵作用。
, ~. O5 I7 g- Q6 Z. H參考文獻[1]J. H. Lau, "Co-packaged Optics," in Flip Chip, Hybrid Bonding, Fan-In, and Fan-Out Technology. Singapore: Springer Nature Singapore Pte Ltd., 2024, ch. 6, pp. 471-491.
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