扇出型晶圓級(jí)封裝：實(shí)現(xiàn)異構(gòu)集成的關(guān)鍵技術(shù)

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引言
扇出型晶圓級(jí)封裝（FOWLP）是近年來備受關(guān)注的先進(jìn)封裝技術(shù)，能夠?qū)崿F(xiàn)多芯片和組件的異構(gòu)集成。本文將概述FOWLP技術(shù)、關(guān)鍵工藝步驟、優(yōu)勢(shì)、挑戰(zhàn)和新興趨勢(shì)[1]。

FOWLP簡(jiǎn)介
$ o3 y. Y1 S+ J* Y! x/ k& P1 HFOWLP在傳統(tǒng)晶圓級(jí)芯片尺寸封裝（WLCSP）的基礎(chǔ)上，允許重布線層（RDL）延伸至芯片邊緣之外。這種"扇出"的RDL提供了幾個(gè)主要優(yōu)勢(shì)：

提高I/O密度和布線靈活性

改善熱性能和電氣性能

能夠集成多個(gè)芯片和無源元件

減小封裝厚度
[/ol]
0 C  X! |1 P; c) q5 E' {- v8 O6 I圖1展示了FOWLP封裝的基本結(jié)構(gòu)。
3 R) V; i: O; A3 X8 e6 B! v

圖1：扇出型晶圓級(jí)封裝的基本結(jié)構(gòu)示意圖，顯示RDL延伸至芯片邊緣之外。


! _. ]  z/ ?) U7 F6 ~4 A關(guān)鍵工藝步驟
' t5 h& n" D+ V: @FOWLP的主要工藝步驟包括：

晶圓切割：將制造好的晶圓切割成單個(gè)已知良好芯片（KGD）。

芯片放置：將KGD以特定間距拾取并放置在臨時(shí)載體晶圓上，以實(shí)現(xiàn)扇出。

模塑：注入環(huán)氧模塑料（emc）填充芯片之間的空隙，形成重構(gòu)晶圓。

載體移除：去除臨時(shí)載體，露出芯片的有源面。

RDL形成：沉積和圖案化多層介電質(zhì)和金屬，形成RDL。

球焊：放置焊球以實(shí)現(xiàn)二級(jí)互連。

切割：將重構(gòu)晶圓切割成單個(gè)封裝。
[/ol]
& z* r1 W) z7 L2 b7 s圖2說明了這些關(guān)鍵工藝步驟。
( H" I0 R& |8 W" E

圖2：芯片優(yōu)先、芯片面朝下FOWLP工藝流程，展示從晶圓切割到最終封裝切割的關(guān)鍵步驟。

芯片優(yōu)先與芯片后置方法
4 J# V) N5 A7 Q* TFOWLP有兩種主要方法：
& ^6 S5 q+ l5 J# q( @( |
1. 芯片優(yōu)先：在形成RDL之前將芯片嵌入模塑料中。可進(jìn)一步分為：

芯片面朝下

芯片面朝上
# Q! M: p0 U" z0 Z2 }; Q* m4 H2 R
2. 芯片后置（RDL優(yōu)先）：在芯片附著之前在載體上形成RDL。

3 t/ m) Z& w/ A5 b每種方法都有各自的優(yōu)勢(shì)和挑戰(zhàn)。芯片優(yōu)先方法更適用于低I/O數(shù)量的應(yīng)用，而芯片后置方法更適合非常高密度的RDL。

4 h6 l  ?  u/ b1 m9 _* b) ]8 uRDL形成
/ G  X( D1 I1 ^% J, G4 B% B3 q. oRDL是FOWLP的關(guān)鍵元素，提供扇出互連。RDL形成的主要考慮因素包括：
8 @3 g" m# W& d

介電材料選擇（如聚酰亞胺、ABF）

金屬沉積和圖案化技術(shù)

通孔形成

線寬/間距能力

圖3顯示了典型多層RDL結(jié)構(gòu)的橫截面。

2 V( C* Z) ^9 _4 D: y# v, s
圖3：FOWLP中多層RDL結(jié)構(gòu)的橫截面SEM圖像，可見銅跡線和通孔。
" v) {7 d) c$ B* w1 G4 A' i0 s; n
板級(jí)封裝
為提高制造效率，正在向更大尺寸的板級(jí)扇出封裝發(fā)展。這允許同時(shí)生產(chǎn)更多封裝。
+ U( m% \% d4 i/ \$ T. I
圖4顯示了用于扇出封裝的大型板的示例。
2 ^  S0 }4 O  d  Q
$ R3 o$ D/ ?3 R5 F& o( C
" [3 s: ~- L/ E1 m' b圖4：用作板級(jí)扇出封裝臨時(shí)載體的大型玻璃板（515mm x 510mm），可提高生產(chǎn)效率。
3 X# z( u; \5 U$ J7 T5 K; m, Y9 O
異構(gòu)集成
: r2 s. j  m0 W4 {' h+ F, DFOWLP的一個(gè)主要優(yōu)勢(shì)是能夠?qū)⒍鄠�(gè)芯片和組件集成到單個(gè)封裝中。這種異構(gòu)集成能力實(shí)現(xiàn)了：

尺寸縮小

性能提升

成本優(yōu)化

定制解決方案
2 k2 q1 p) `) a; \/ \( p
圖5說明了使用FOWLP進(jìn)行異構(gòu)集成的示例。
) d6 m" t3 }7 [* T
/ f2 Q  Q( b5 l/ L" |6 G
圖5：在扇出基板上集成多個(gè)芯片的異構(gòu)集成，展示了在單個(gè)封裝中組合不同組件的能力。
7 W- O# m8 l+ q" m/ r1 y7 e0 J
混合基板
對(duì)于非常高密度的應(yīng)用，正在開發(fā)將有機(jī)中間層與建立基板相結(jié)合的混合基板。這種方法提供：
, L! n: s  C. X+ `5 D+ b

超細(xì)線/間距RDL

改善電氣性能

芯片I/O間距與PCB間距之間的橋接

圖6顯示了混合基板的結(jié)構(gòu)。
9 P' y. V+ B5 S4 W! ?2 Z7 P6 P

& i7 j4 b, T# F1 ^3 g8 F3 y圖6：混合基板結(jié)構(gòu)，結(jié)合了具有細(xì)間距RDL的有機(jī)中間層和建立封裝基板，用于高密度異構(gòu)集成。
; m, C" K! x! B5 Q: F
( M/ `7 O: J; S5 |主要挑戰(zhàn)
FOWLP技術(shù)面臨的一些主要挑戰(zhàn)包括：
1. 翹曲控制：材料之間的CTE不匹配可能導(dǎo)致翹曲問題。
' \8 {. A8 _' m$ u9 T7 P* y, e# ?2. 細(xì)間距RDL形成：實(shí)現(xiàn)超細(xì)線/間距具有挑戰(zhàn)性，特別是在大尺寸板上。
* r3 \5 B5 B! T) ^+ k' w3. 已知良好芯片（KGD）的可用性：獲得KGD對(duì)維持良率非常重要。
* f% O( J" y' B$ _! y: f4. 熱管理：對(duì)于高功率應(yīng)用，散熱可能成為問題。
5. 可靠性：確保在各種使用條件下的長(zhǎng)期可靠性。
; M2 R; x& k5 p+ [! G. l
可靠性測(cè)試
對(duì)FOWLP封裝進(jìn)行嚴(yán)格的可靠性測(cè)試必不可少。常見的測(cè)試包括：
" ~- X4 }" S8 q0 m

熱循環(huán)：評(píng)估焊點(diǎn)可靠性

跌落測(cè)試：適用于移動(dòng)應(yīng)用

濕敏度：評(píng)估封裝穩(wěn)健性
+ \5 G9 F, B5 ?' ?! j4 H) o& \
; i* ]; Z) E! x: e1 h( Q  s  _- H+ V圖7顯示了熱循環(huán)測(cè)試結(jié)果的示例。
% T1 P4 [: E9 W5 q6 a- ]) P+ T

圖7：扇出封裝在熱循環(huán)條件下焊點(diǎn)可靠性的韋伯圖。

仿真和建模
4 W3 o! j8 T$ A- O- O有限元分析（FEA）廣泛用于模擬和優(yōu)化FOWLP設(shè)計(jì)。重點(diǎn)關(guān)注的領(lǐng)域包括：
) ~7 @& H6 z1 R5 J! x7 D! _- F' y

翹曲預(yù)測(cè)

應(yīng)力分析

熱管理

電氣性能

1 _. g; J3 z0 ~% W$ D圖8展示了用于熱-機(jī)械仿真的FEA模型。


" T* r6 T5 v- a5 g圖8：用于熱-機(jī)械仿真的異構(gòu)集成封裝有限元模型，用于預(yù)測(cè)關(guān)鍵區(qū)域的應(yīng)力和應(yīng)變。
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新興趨勢(shì)
8 a$ i6 z7 j5 K% k  W$ M* }7 ]FOWLP技術(shù)的新興趨勢(shì)包括：
! `" s" d! ]+ o' e/ Y! W7 {" f1. 板級(jí)封裝：轉(zhuǎn)向更大尺寸的板以提高效率。
2. Chiplet集成：在封裝中組合多個(gè)較小的芯片或"chiplet"。
3. 2.5D/3D集成：垂直堆疊芯片以增加密度。
4. 嵌入式組件：在封裝內(nèi)集成無源和有源組件。
5. 先進(jìn)材料：開發(fā)新的模塑料、介電質(zhì)和導(dǎo)電材料。

應(yīng)用
FOWLP在廣泛的應(yīng)用領(lǐng)域中得到使用，包括：

移動(dòng)設(shè)備

汽車電子

物聯(lián)網(wǎng)（IoT）設(shè)備

人工智能（AI）加速器

高性能計(jì)算
6 X0 Z( H: @+ F6 c4 ^- S
異構(gòu)集成能力使FOWLP特別適合系統(tǒng)級(jí)封裝（SiP）解決方案。

結(jié)論
扇出型晶圓級(jí)封裝已成為實(shí)現(xiàn)異構(gòu)集成和先進(jìn)電子系統(tǒng)的關(guān)鍵技術(shù)。高密度互連、性能改善和緊湊形態(tài)因素的能力使其非常適合下一代應(yīng)用。雖然仍面臨挑戰(zhàn)，但材料、工藝和設(shè)計(jì)工具的持續(xù)發(fā)展正在擴(kuò)展FOWLP技術(shù)的能力。

隨著電子行業(yè)不斷要求在更小的形態(tài)因素中實(shí)現(xiàn)更高水平的集成和性能，F(xiàn)OWLP有望在滿足這些需求方面發(fā)揮越來越重要的作用。向板級(jí)封裝的趨勢(shì)和混合基板的開發(fā)正在為超高密度集成開辟新的可能性。
1 k% g9 s9 P' r  p6 e2 @" t
/ R" I, d3 M3 T; _8 q研究人員和制造商不斷推動(dòng)FOWLP的可能性邊界，改進(jìn)線/間距能力，增加板尺寸，開發(fā)新的架構(gòu)。隨著技術(shù)的成熟，我們可以期待看到FOWLP在廣泛的應(yīng)用領(lǐng)域中實(shí)現(xiàn)更先進(jìn)的異構(gòu)集成解決方案。
* p. v: S, A# Q$ O, z

: Z/ {( ~9 I* ^5 `- D* b參考文獻(xiàn)
[1] J. H. Lau, "Fan-Out Technology," in Flip Chip, Hybrid Bonding, Fan-In, and Fan-Out Technology. Singapore: Springer Nature Singapore Pte Ltd., 2024, ch. 4, pp. 233-419.

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