扇出型晶圓級(jí)封裝：實(shí)現(xiàn)異構(gòu)集成的關(guān)鍵技術(shù)

逍遙設(shè)計(jì)自動(dòng)化

引言
扇出型晶圓級(jí)封裝（FOWLP）是近年來(lái)備受關(guān)注的先進(jìn)封裝技術(shù)，能夠?qū)崿F(xiàn)多芯片和組件的異構(gòu)集成。本文將概述FOWLP技術(shù)、關(guān)鍵工藝步驟、優(yōu)勢(shì)、挑戰(zhàn)和新興趨勢(shì)[1]。
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3 X+ x+ Q; C8 kFOWLP簡(jiǎn)介
+ }% A; l9 x/ Q" a% `: ~FOWLP在傳統(tǒng)晶圓級(jí)芯片尺寸封裝（WLCSP）的基礎(chǔ)上，允許重布線(xiàn)層（RDL）延伸至芯片邊緣之外。這種"扇出"的RDL提供了幾個(gè)主要優(yōu)勢(shì)：

提高I/O密度和布線(xiàn)靈活性

改善熱性能和電氣性能

能夠集成多個(gè)芯片和無(wú)源元件

減小封裝厚度
6 t: O& |" L2 @' G! M: Y, ~$ v[/ol]
7 N# Q+ X2 w- v- M" L圖1展示了FOWLP封裝的基本結(jié)構(gòu)。
& T2 |( h6 V* P7 {+ |7 L
  b% S. k: S& a5 z1 y; Q
圖1：扇出型晶圓級(jí)封裝的基本結(jié)構(gòu)示意圖，顯示RDL延伸至芯片邊緣之外。

" @  }& k6 r2 k* D: {  }$ K
7 O9 k* {0 t# Y: O/ a) j關(guān)鍵工藝步驟
FOWLP的主要工藝步驟包括：

晶圓切割：將制造好的晶圓切割成單個(gè)已知良好芯片（KGD）。

芯片放置：將KGD以特定間距拾取并放置在臨時(shí)載體晶圓上，以實(shí)現(xiàn)扇出。

模塑：注入環(huán)氧模塑料（emc）填充芯片之間的空隙，形成重構(gòu)晶圓。

載體移除：去除臨時(shí)載體，露出芯片的有源面。

RDL形成：沉積和圖案化多層介電質(zhì)和金屬，形成RDL。

球焊：放置焊球以實(shí)現(xiàn)二級(jí)互連。

切割：將重構(gòu)晶圓切割成單個(gè)封裝。
[/ol]
圖2說(shuō)明了這些關(guān)鍵工藝步驟。
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6 t5 }3 Q- {# s' _2 x9 J8 X4 ~
5 Y( N& S1 \# _# {圖2：芯片優(yōu)先、芯片面朝下FOWLP工藝流程，展示從晶圓切割到最終封裝切割的關(guān)鍵步驟。

! j" s% A/ c- V& C3 w8 @芯片優(yōu)先與芯片后置方法
FOWLP有兩種主要方法：

* y4 Q- U7 \; i: I$ g1 O1. 芯片優(yōu)先：在形成RDL之前將芯片嵌入模塑料中�？蛇M(jìn)一步分為：

芯片面朝下

芯片面朝上

2. 芯片后置（RDL優(yōu)先）：在芯片附著之前在載體上形成RDL。

每種方法都有各自的優(yōu)勢(shì)和挑戰(zhàn)。芯片優(yōu)先方法更適用于低I/O數(shù)量的應(yīng)用，而芯片后置方法更適合非常高密度的RDL。
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" L- L2 M( i. N+ F" D2 _- n6 H; kRDL形成
RDL是FOWLP的關(guān)鍵元素，提供扇出互連。RDL形成的主要考慮因素包括：
" p) Q, a* \) `- E

介電材料選擇（如聚酰亞胺、ABF）

金屬沉積和圖案化技術(shù)

通孔形成

線(xiàn)寬/間距能力
& C  [5 |# L) E- d
9 M3 z" J9 @# G9 S# e$ t, A圖3顯示了典型多層RDL結(jié)構(gòu)的橫截面。
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# y' J/ _  o: w! F- v* o! w
8 w' J3 S. _3 j% O+ I8 O' f6 t圖3：FOWLP中多層RDL結(jié)構(gòu)的橫截面SEM圖像，可見(jiàn)銅跡線(xiàn)和通孔。

/ J+ E6 }  x, q7 V/ @: I板級(jí)封裝
為提高制造效率，正在向更大尺寸的板級(jí)扇出封裝發(fā)展。這允許同時(shí)生產(chǎn)更多封裝。
: z8 |# w* f5 W/ n5 C
圖4顯示了用于扇出封裝的大型板的示例。

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5 \: N4 @1 q# Q0 Y% Y5 Q/ `圖4：用作板級(jí)扇出封裝臨時(shí)載體的大型玻璃板（515mm x 510mm），可提高生產(chǎn)效率。
- U: y4 p- f( I9 w, R$ g. Y2 O
/ E- u! \1 F1 [* u* G& g* T6 R異構(gòu)集成
FOWLP的一個(gè)主要優(yōu)勢(shì)是能夠?qū)⒍鄠�(gè)芯片和組件集成到單個(gè)封裝中。這種異構(gòu)集成能力實(shí)現(xiàn)了：
% b3 Y. S! N9 S; n, @

尺寸縮小

性能提升

成本優(yōu)化

定制解決方案
! c5 S  U, @4 y- b4 x% S
- N" ~! J; C- j2 {& R圖5說(shuō)明了使用FOWLP進(jìn)行異構(gòu)集成的示例。
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4 n* f1 }) `$ W# n3 ^
+ s# f; u6 s: I0 K! n圖5：在扇出基板上集成多個(gè)芯片的異構(gòu)集成，展示了在單個(gè)封裝中組合不同組件的能力。
3 u# G1 O% f8 l3 I4 `( {
混合基板
對(duì)于非常高密度的應(yīng)用，正在開(kāi)發(fā)將有機(jī)中間層與建立基板相結(jié)合的混合基板。這種方法提供：

超細(xì)線(xiàn)/間距RDL

改善電氣性能

芯片I/O間距與PCB間距之間的橋接

8 C, S$ k9 @1 U圖6顯示了混合基板的結(jié)構(gòu)。
3 D. u3 K% W( W2 k- ~

圖6：混合基板結(jié)構(gòu)，結(jié)合了具有細(xì)間距RDL的有機(jī)中間層和建立封裝基板，用于高密度異構(gòu)集成。
+ R& N) j9 O9 G0 U
主要挑戰(zhàn)
% }0 Y/ h, r1 ~& ]# k$ dFOWLP技術(shù)面臨的一些主要挑戰(zhàn)包括：
1. 翹曲控制：材料之間的CTE不匹配可能導(dǎo)致翹曲問(wèn)題。
  c  z# |: p2 c$ A+ f1 g2. 細(xì)間距RDL形成：實(shí)現(xiàn)超細(xì)線(xiàn)/間距具有挑戰(zhàn)性，特別是在大尺寸板上。
3. 已知良好芯片（KGD）的可用性：獲得KGD對(duì)維持良率非常重要。
4. 熱管理：對(duì)于高功率應(yīng)用，散熱可能成為問(wèn)題。
9 [9 _0 U3 g: M5. 可靠性：確保在各種使用條件下的長(zhǎng)期可靠性。

% x) Y( v5 C3 I" Y. J& r5 H可靠性測(cè)試
對(duì)FOWLP封裝進(jìn)行嚴(yán)格的可靠性測(cè)試必不可少。常見(jiàn)的測(cè)試包括：

熱循環(huán)：評(píng)估焊點(diǎn)可靠性

跌落測(cè)試：適用于移動(dòng)應(yīng)用

濕敏度：評(píng)估封裝穩(wěn)健性

圖7顯示了熱循環(huán)測(cè)試結(jié)果的示例。


圖7：扇出封裝在熱循環(huán)條件下焊點(diǎn)可靠性的韋伯圖。
. ?/ ^5 o( s6 q8 Z3 s1 ~
仿真和建模
有限元分析（FEA）廣泛用于模擬和優(yōu)化FOWLP設(shè)計(jì)。重點(diǎn)關(guān)注的領(lǐng)域包括：
, J$ N6 M9 V: V+ j6 y/ @

翹曲預(yù)測(cè)

應(yīng)力分析

熱管理

電氣性能

圖8展示了用于熱-機(jī)械仿真的FEA模型。


圖8：用于熱-機(jī)械仿真的異構(gòu)集成封裝有限元模型，用于預(yù)測(cè)關(guān)鍵區(qū)域的應(yīng)力和應(yīng)變。
* Z( H* S$ S/ i) t3 i
新興趨勢(shì)
/ ^- e$ k3 D( GFOWLP技術(shù)的新興趨勢(shì)包括：
2 c  I8 O1 C* x- ?/ e" c5 i3 S1. 板級(jí)封裝：轉(zhuǎn)向更大尺寸的板以提高效率。
% R/ G+ A: i9 s8 ^2. Chiplet集成：在封裝中組合多個(gè)較小的芯片或"chiplet"。
; k4 I7 J: @9 |3. 2.5D/3D集成：垂直堆疊芯片以增加密度。
4. 嵌入式組件：在封裝內(nèi)集成無(wú)源和有源組件。
& i! M% p1 W: [0 U' n5. 先進(jìn)材料：開(kāi)發(fā)新的模塑料、介電質(zhì)和導(dǎo)電材料。
8 ]0 {0 W/ s  k$ W
- Y: v; L8 d: U, [5 E應(yīng)用
+ ]! I8 o- w# r, ^! ]$ @7 Z+ Q3 {: tFOWLP在廣泛的應(yīng)用領(lǐng)域中得到使用，包括：
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移動(dòng)設(shè)備

汽車(chē)電子

物聯(lián)網(wǎng)（IoT）設(shè)備

人工智能（AI）加速器

高性能計(jì)算

: {  M! p, r6 ]4 G: r3 ?異構(gòu)集成能力使FOWLP特別適合系統(tǒng)級(jí)封裝（SiP）解決方案。

: ^, W5 p% x$ E2 b. U! ^結(jié)論
扇出型晶圓級(jí)封裝已成為實(shí)現(xiàn)異構(gòu)集成和先進(jìn)電子系統(tǒng)的關(guān)鍵技術(shù)。高密度互連、性能改善和緊湊形態(tài)因素的能力使其非常適合下一代應(yīng)用。雖然仍面臨挑戰(zhàn)，但材料、工藝和設(shè)計(jì)工具的持續(xù)發(fā)展正在擴(kuò)展FOWLP技術(shù)的能力。

+ `( ^/ b9 ^( g, K" T! `# H1 R# X隨著電子行業(yè)不斷要求在更小的形態(tài)因素中實(shí)現(xiàn)更高水平的集成和性能，F(xiàn)OWLP有望在滿(mǎn)足這些需求方面發(fā)揮越來(lái)越重要的作用。向板級(jí)封裝的趨勢(shì)和混合基板的開(kāi)發(fā)正在為超高密度集成開(kāi)辟新的可能性。
% w2 D4 ], a* H0 N7 S5 ~9 A4 J
5 m" w! ^2 [8 J9 P7 @研究人員和制造商不斷推動(dòng)FOWLP的可能性邊界，改進(jìn)線(xiàn)/間距能力，增加板尺寸，開(kāi)發(fā)新的架構(gòu)。隨著技術(shù)的成熟，我們可以期待看到FOWLP在廣泛的應(yīng)用領(lǐng)域中實(shí)現(xiàn)更先進(jìn)的異構(gòu)集成解決方案。
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7 E- G3 d8 e( G: E- q" c參考文獻(xiàn)
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