扇出型晶圓級(jí)封裝：實(shí)現(xiàn)異構(gòu)集成的關(guān)鍵技術(shù)

逍遙設(shè)計(jì)自動(dòng)化

引言
扇出型晶圓級(jí)封裝（FOWLP）是近年來備受關(guān)注的先進(jìn)封裝技術(shù)，能夠?qū)崿F(xiàn)多芯片和組件的異構(gòu)集成。本文將概述FOWLP技術(shù)、關(guān)鍵工藝步驟、優(yōu)勢(shì)、挑戰(zhàn)和新興趨勢(shì)[1]。

FOWLP簡(jiǎn)介
3 z) ~" Z" p" V4 Q5 y& qFOWLP在傳統(tǒng)晶圓級(jí)芯片尺寸封裝（WLCSP）的基礎(chǔ)上，允許重布線層（RDL）延伸至芯片邊緣之外。這種"扇出"的RDL提供了幾個(gè)主要優(yōu)勢(shì)：

提高I/O密度和布線靈活性

改善熱性能和電氣性能

能夠集成多個(gè)芯片和無源元件

減小封裝厚度
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圖1展示了FOWLP封裝的基本結(jié)構(gòu)。
! {& A' X9 Z3 g3 A5 S$ y; I- n

1 M4 s( d) |8 ^' X圖1：扇出型晶圓級(jí)封裝的基本結(jié)構(gòu)示意圖，顯示RDL延伸至芯片邊緣之外。


關(guān)鍵工藝步驟
FOWLP的主要工藝步驟包括：

晶圓切割：將制造好的晶圓切割成單個(gè)已知良好芯片（KGD）。

芯片放置：將KGD以特定間距拾取并放置在臨時(shí)載體晶圓上，以實(shí)現(xiàn)扇出。

模塑：注入環(huán)氧模塑料（emc）填充芯片之間的空隙，形成重構(gòu)晶圓。

載體移除：去除臨時(shí)載體，露出芯片的有源面。

RDL形成：沉積和圖案化多層介電質(zhì)和金屬，形成RDL。

球焊：放置焊球以實(shí)現(xiàn)二級(jí)互連。

切割：將重構(gòu)晶圓切割成單個(gè)封裝。
[/ol]
  V) i2 K& ^3 \/ y; S' A0 |; [7 O圖2說明了這些關(guān)鍵工藝步驟。


& g* V! n0 X) o7 I+ F9 U% f圖2：芯片優(yōu)先、芯片面朝下FOWLP工藝流程，展示從晶圓切割到最終封裝切割的關(guān)鍵步驟。

芯片優(yōu)先與芯片后置方法
FOWLP有兩種主要方法：
% Q( b- a7 O# C' T2 O0 w- v
1. 芯片優(yōu)先：在形成RDL之前將芯片嵌入模塑料中�？蛇M(jìn)一步分為：

芯片面朝下

芯片面朝上

2. 芯片后置（RDL優(yōu)先）：在芯片附著之前在載體上形成RDL。
( X; l' I6 w/ C! J
- C) ]' c# x7 j) H2 p8 X1 s" i  S每種方法都有各自的優(yōu)勢(shì)和挑戰(zhàn)。芯片優(yōu)先方法更適用于低I/O數(shù)量的應(yīng)用，而芯片后置方法更適合非常高密度的RDL。

RDL形成
5 e+ T4 x# D$ \' X4 y. SRDL是FOWLP的關(guān)鍵元素，提供扇出互連。RDL形成的主要考慮因素包括：
% d& a1 n5 N/ g4 _0 w$ e; K! J1 \/ `

介電材料選擇（如聚酰亞胺、ABF）

金屬沉積和圖案化技術(shù)

通孔形成

線寬/間距能力
! D% O  h, A" P9 S6 C* @0 q
圖3顯示了典型多層RDL結(jié)構(gòu)的橫截面。
- L" E! k4 G( v. k
+ u/ E, C0 r" h. L( P9 Y
' F+ U) H& |. y1 _, a* n( C  K圖3：FOWLP中多層RDL結(jié)構(gòu)的橫截面SEM圖像，可見銅跡線和通孔。
: P; N4 C1 k4 g4 ?2 e( z
3 J) v4 k0 F' S7 H板級(jí)封裝
0 m% e. s: R* Z- a; t8 R為提高制造效率，正在向更大尺寸的板級(jí)扇出封裝發(fā)展。這允許同時(shí)生產(chǎn)更多封裝。
' a& h$ s) g; B( N6 L7 j# q+ Z
圖4顯示了用于扇出封裝的大型板的示例。
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圖4：用作板級(jí)扇出封裝臨時(shí)載體的大型玻璃板（515mm x 510mm），可提高生產(chǎn)效率。
* D* A: x% l$ `' I  B4 ~: T$ ~
異構(gòu)集成
FOWLP的一個(gè)主要優(yōu)勢(shì)是能夠?qū)⒍鄠�(gè)芯片和組件集成到單個(gè)封裝中。這種異構(gòu)集成能力實(shí)現(xiàn)了：
; w$ F( P7 m* G8 L* o4 b) ^

尺寸縮小

性能提升

成本優(yōu)化

定制解決方案

圖5說明了使用FOWLP進(jìn)行異構(gòu)集成的示例。

$ D7 t7 j" {6 c7 B# y# `1 D
圖5：在扇出基板上集成多個(gè)芯片的異構(gòu)集成，展示了在單個(gè)封裝中組合不同組件的能力。
; k/ A3 e3 H5 S8 f* ~
! J1 D+ S; I6 X# v7 E# e' f# k混合基板
對(duì)于非常高密度的應(yīng)用，正在開發(fā)將有機(jī)中間層與建立基板相結(jié)合的混合基板。這種方法提供：
$ j' I+ Q! ]* f5 {, t- l& {/ m3 J

超細(xì)線/間距RDL

改善電氣性能

芯片I/O間距與PCB間距之間的橋接
# V, g8 W/ R* W# q- C6 F
4 U* t4 }5 A& k圖6顯示了混合基板的結(jié)構(gòu)。
# Y; a6 N8 F# L- s
; D$ G5 F6 S6 A. ^5 C" g6 \  x
圖6：混合基板結(jié)構(gòu)，結(jié)合了具有細(xì)間距RDL的有機(jī)中間層和建立封裝基板，用于高密度異構(gòu)集成。

  }1 Z4 g; m4 I1 L: m7 N, u  j, J0 Y主要挑戰(zhàn)
FOWLP技術(shù)面臨的一些主要挑戰(zhàn)包括：
; g* Q. v3 x' e' |+ r1. 翹曲控制：材料之間的CTE不匹配可能導(dǎo)致翹曲問題。
2 i. l4 X6 w, x/ c  D+ |$ Q% g: i2. 細(xì)間距RDL形成：實(shí)現(xiàn)超細(xì)線/間距具有挑戰(zhàn)性，特別是在大尺寸板上。
& a7 t& ]$ q' Z) c  |3. 已知良好芯片（KGD）的可用性：獲得KGD對(duì)維持良率非常重要。
4. 熱管理：對(duì)于高功率應(yīng)用，散熱可能成為問題。
' @$ U& A, A. p7 P9 T9 q2 v6 U5. 可靠性：確保在各種使用條件下的長(zhǎng)期可靠性。
  B( K7 B: D) ?* |' o$ s
可靠性測(cè)試
對(duì)FOWLP封裝進(jìn)行嚴(yán)格的可靠性測(cè)試必不可少。常見的測(cè)試包括：

熱循環(huán)：評(píng)估焊點(diǎn)可靠性

跌落測(cè)試：適用于移動(dòng)應(yīng)用

濕敏度：評(píng)估封裝穩(wěn)健性

圖7顯示了熱循環(huán)測(cè)試結(jié)果的示例。

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圖7：扇出封裝在熱循環(huán)條件下焊點(diǎn)可靠性的韋伯圖。
& N6 T" M/ H2 t) V- W7 ]
仿真和建模
5 _7 G, B+ p7 i7 _0 k/ F* V有限元分析（FEA）廣泛用于模擬和優(yōu)化FOWLP設(shè)計(jì)。重點(diǎn)關(guān)注的領(lǐng)域包括：
; A+ [0 g9 w2 i

翹曲預(yù)測(cè)

應(yīng)力分析

熱管理

電氣性能
$ M% J4 q- ~3 q1 _3 e! a
' L/ M/ {8 J- |6 ?4 K+ M0 Q圖8展示了用于熱-機(jī)械仿真的FEA模型。
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圖8：用于熱-機(jī)械仿真的異構(gòu)集成封裝有限元模型，用于預(yù)測(cè)關(guān)鍵區(qū)域的應(yīng)力和應(yīng)變。

新興趨勢(shì)
FOWLP技術(shù)的新興趨勢(shì)包括：
. ^2 G2 V: L" l9 w1 z# e0 n1. 板級(jí)封裝：轉(zhuǎn)向更大尺寸的板以提高效率。
2. Chiplet集成：在封裝中組合多個(gè)較小的芯片或"chiplet"。
+ V1 h; n8 ?9 Q/ ?3 M8 f3. 2.5D/3D集成：垂直堆疊芯片以增加密度。
4. 嵌入式組件：在封裝內(nèi)集成無源和有源組件。
7 q" ~+ x7 I' O- B6 i5. 先進(jìn)材料：開發(fā)新的模塑料、介電質(zhì)和導(dǎo)電材料。

: h/ K' Y" z; x0 I% o9 ~應(yīng)用
FOWLP在廣泛的應(yīng)用領(lǐng)域中得到使用，包括：
0 D/ z+ U8 I/ `" P3 {% `

移動(dòng)設(shè)備

汽車電子

物聯(lián)網(wǎng)（IoT）設(shè)備

人工智能（AI）加速器

高性能計(jì)算
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異構(gòu)集成能力使FOWLP特別適合系統(tǒng)級(jí)封裝（SiP）解決方案。
5 }! J2 E% q6 A1 V
2 k9 a6 w; W( }+ T9 _結(jié)論
* `4 L" z2 M# G# o2 Z1 B扇出型晶圓級(jí)封裝已成為實(shí)現(xiàn)異構(gòu)集成和先進(jìn)電子系統(tǒng)的關(guān)鍵技術(shù)。高密度互連、性能改善和緊湊形態(tài)因素的能力使其非常適合下一代應(yīng)用。雖然仍面臨挑戰(zhàn)，但材料、工藝和設(shè)計(jì)工具的持續(xù)發(fā)展正在擴(kuò)展FOWLP技術(shù)的能力。
1 g" \+ t1 q: F. E* U
! i' i  K; `; Y0 I) d隨著電子行業(yè)不斷要求在更小的形態(tài)因素中實(shí)現(xiàn)更高水平的集成和性能，F(xiàn)OWLP有望在滿足這些需求方面發(fā)揮越來越重要的作用。向板級(jí)封裝的趨勢(shì)和混合基板的開發(fā)正在為超高密度集成開辟新的可能性。
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  v7 s. }( _: S9 J研究人員和制造商不斷推動(dòng)FOWLP的可能性邊界，改進(jìn)線/間距能力，增加板尺寸，開發(fā)新的架構(gòu)。隨著技術(shù)的成熟，我們可以期待看到FOWLP在廣泛的應(yīng)用領(lǐng)域中實(shí)現(xiàn)更先進(jìn)的異構(gòu)集成解決方案。
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