扇出型晶圓級封裝：實現(xiàn)異構(gòu)集成的關(guān)鍵技術(shù)

逍遙設(shè)計自動化

引言
扇出型晶圓級封裝（FOWLP）是近年來備受關(guān)注的先進封裝技術(shù)，能夠?qū)崿F(xiàn)多芯片和組件的異構(gòu)集成。本文將概述FOWLP技術(shù)、關(guān)鍵工藝步驟、優(yōu)勢、挑戰(zhàn)和新興趨勢[1]。

/ _& R, g" y" @6 n3 f& m% e; SFOWLP簡介
4 ?# m6 h6 i& U  y3 lFOWLP在傳統(tǒng)晶圓級芯片尺寸封裝（WLCSP）的基礎(chǔ)上，允許重布線層（RDL）延伸至芯片邊緣之外。這種"扇出"的RDL提供了幾個主要優(yōu)勢：

提高I/O密度和布線靈活性

改善熱性能和電氣性能

能夠集成多個芯片和無源元件

減小封裝厚度
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圖1展示了FOWLP封裝的基本結(jié)構(gòu)。
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2 R+ o/ z' u4 B3 K
' ~5 m. W1 Q! q: v圖1：扇出型晶圓級封裝的基本結(jié)構(gòu)示意圖，顯示RDL延伸至芯片邊緣之外。
. {+ F# D. e7 L2 K0 X2 ^4 m, I

關(guān)鍵工藝步驟
FOWLP的主要工藝步驟包括：

晶圓切割：將制造好的晶圓切割成單個已知良好芯片（KGD）。

芯片放置：將KGD以特定間距拾取并放置在臨時載體晶圓上，以實現(xiàn)扇出。

模塑：注入環(huán)氧模塑料（emc）填充芯片之間的空隙，形成重構(gòu)晶圓。

載體移除：去除臨時載體，露出芯片的有源面。

RDL形成：沉積和圖案化多層介電質(zhì)和金屬，形成RDL。

球焊：放置焊球以實現(xiàn)二級互連。

切割：將重構(gòu)晶圓切割成單個封裝。
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圖2說明了這些關(guān)鍵工藝步驟。

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圖2：芯片優(yōu)先、芯片面朝下FOWLP工藝流程，展示從晶圓切割到最終封裝切割的關(guān)鍵步驟。

; F, s; S- H) ?芯片優(yōu)先與芯片后置方法
) _3 ^1 M, J2 }5 R: Q5 [, hFOWLP有兩種主要方法：
6 W1 [, c3 o1 r* Y
1. 芯片優(yōu)先：在形成RDL之前將芯片嵌入模塑料中�？蛇M一步分為：

芯片面朝下

芯片面朝上

! K3 @- x  U9 r, b  Z8 \' }2. 芯片后置（RDL優(yōu)先）：在芯片附著之前在載體上形成RDL。

( n: Y$ r9 q4 A0 h$ \' [每種方法都有各自的優(yōu)勢和挑戰(zhàn)。芯片優(yōu)先方法更適用于低I/O數(shù)量的應(yīng)用，而芯片后置方法更適合非常高密度的RDL。

RDL形成
RDL是FOWLP的關(guān)鍵元素，提供扇出互連。RDL形成的主要考慮因素包括：
3 F( K: \9 X0 R9 ~

介電材料選擇（如聚酰亞胺、ABF）

金屬沉積和圖案化技術(shù)

通孔形成

線寬/間距能力

圖3顯示了典型多層RDL結(jié)構(gòu)的橫截面。
. N2 D$ p: S4 F+ |, b

1 g, s, u7 ?! R7 G* t) X" L圖3：FOWLP中多層RDL結(jié)構(gòu)的橫截面SEM圖像，可見銅跡線和通孔。

板級封裝
( L+ @, F! M/ G3 v; J+ }* X+ A為提高制造效率，正在向更大尺寸的板級扇出封裝發(fā)展。這允許同時生產(chǎn)更多封裝。

圖4顯示了用于扇出封裝的大型板的示例。


6 C( \) z) k: j. q; P) i7 ]  Y) P& ^3 B圖4：用作板級扇出封裝臨時載體的大型玻璃板（515mm x 510mm），可提高生產(chǎn)效率。
4 p  J1 V' S! [$ `
  m% x& S% ~. M1 b: ]5 a. j異構(gòu)集成
- f% Q6 N  s" I9 bFOWLP的一個主要優(yōu)勢是能夠?qū)⒍鄠�芯片和組件集成到單個封裝中。這種異構(gòu)集成能力實現(xiàn)了：
4 v: V  `( `  o/ `; \

尺寸縮小

性能提升

成本優(yōu)化

定制解決方案
  @, m9 I: ~7 j/ k# q
1 \6 `5 l8 }5 Y. U  Y) H1 J圖5說明了使用FOWLP進行異構(gòu)集成的示例。

, P' S+ o0 P5 r5 ^/ e8 n- ?) u& ?
8 g* t+ k( D6 V: J1 \+ J圖5：在扇出基板上集成多個芯片的異構(gòu)集成，展示了在單個封裝中組合不同組件的能力。
% j& |5 \' Z' e* R) p' H
混合基板
/ U$ ?  D5 Q- S5 u對于非常高密度的應(yīng)用，正在開發(fā)將有機中間層與建立基板相結(jié)合的混合基板。這種方法提供：
7 w6 _& N: ^* f3 P$ j! K) Y% t( |1 p+ p& \

超細線/間距RDL

改善電氣性能

芯片I/O間距與PCB間距之間的橋接

圖6顯示了混合基板的結(jié)構(gòu)。

* t, w: }9 Q- S  J, n: T- p
( X& g) K* r$ Y! B$ O圖6：混合基板結(jié)構(gòu)，結(jié)合了具有細間距RDL的有機中間層和建立封裝基板，用于高密度異構(gòu)集成。

主要挑戰(zhàn)
FOWLP技術(shù)面臨的一些主要挑戰(zhàn)包括：
1. 翹曲控制：材料之間的CTE不匹配可能導(dǎo)致翹曲問題。
/ I  W8 W0 R: {6 |* y6 v& ~/ d2. 細間距RDL形成：實現(xiàn)超細線/間距具有挑戰(zhàn)性，特別是在大尺寸板上。
3. 已知良好芯片（KGD）的可用性：獲得KGD對維持良率非常重要。
9 C0 q6 A9 ^4 L/ X4. 熱管理：對于高功率應(yīng)用，散熱可能成為問題。
. p7 F) [4 S) S5 r: [: S% z( d4 F: r5. 可靠性：確保在各種使用條件下的長期可靠性。

可靠性測試
0 `3 n4 R' p+ K對FOWLP封裝進行嚴格的可靠性測試必不可少。常見的測試包括：

熱循環(huán)：評估焊點可靠性

跌落測試：適用于移動應(yīng)用

濕敏度：評估封裝穩(wěn)健性
# ^" I8 V: i* |' V7 }6 A0 R
/ f: _( |6 @; a圖7顯示了熱循環(huán)測試結(jié)果的示例。
5 l! H4 a6 B' l. |8 J9 W

- d: T( f- `( P' Q圖7：扇出封裝在熱循環(huán)條件下焊點可靠性的韋伯圖。
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仿真和建模
0 O3 F; I4 S% e) V% x0 ~. r有限元分析（FEA）廣泛用于模擬和優(yōu)化FOWLP設(shè)計。重點關(guān)注的領(lǐng)域包括：

翹曲預(yù)測

應(yīng)力分析

熱管理

電氣性能
7 C4 b! w2 l0 K
圖8展示了用于熱-機械仿真的FEA模型。

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圖8：用于熱-機械仿真的異構(gòu)集成封裝有限元模型，用于預(yù)測關(guān)鍵區(qū)域的應(yīng)力和應(yīng)變。

5 P. q  d, N* D( C' L& T$ ~新興趨勢
  c& T  Q  d2 iFOWLP技術(shù)的新興趨勢包括：
3 q' k- a' l5 D5 _5 D1. 板級封裝：轉(zhuǎn)向更大尺寸的板以提高效率。
2. Chiplet集成：在封裝中組合多個較小的芯片或"chiplet"。
$ ~0 g- d9 A. b" E% s# x; |+ w/ h3. 2.5D/3D集成：垂直堆疊芯片以增加密度。
4. 嵌入式組件：在封裝內(nèi)集成無源和有源組件。
! K9 }' |5 P% d5. 先進材料：開發(fā)新的模塑料、介電質(zhì)和導(dǎo)電材料。

0 @8 D' j6 E+ H! [1 h( r* l應(yīng)用
FOWLP在廣泛的應(yīng)用領(lǐng)域中得到使用，包括：
2 t0 ^3 a9 [( j: v( _8 L+ k9 U

移動設(shè)備

汽車電子

物聯(lián)網(wǎng)（IoT）設(shè)備

人工智能（AI）加速器

高性能計算

; C! M" N0 o6 m0 b異構(gòu)集成能力使FOWLP特別適合系統(tǒng)級封裝（SiP）解決方案。

結(jié)論
扇出型晶圓級封裝已成為實現(xiàn)異構(gòu)集成和先進電子系統(tǒng)的關(guān)鍵技術(shù)。高密度互連、性能改善和緊湊形態(tài)因素的能力使其非常適合下一代應(yīng)用。雖然仍面臨挑戰(zhàn)，但材料、工藝和設(shè)計工具的持續(xù)發(fā)展正在擴展FOWLP技術(shù)的能力。

: k  B/ M0 B! L4 n隨著電子行業(yè)不斷要求在更小的形態(tài)因素中實現(xiàn)更高水平的集成和性能，F(xiàn)OWLP有望在滿足這些需求方面發(fā)揮越來越重要的作用。向板級封裝的趨勢和混合基板的開發(fā)正在為超高密度集成開辟新的可能性。
; Q6 k7 I: C- J) V# i
1 w4 h; n7 ~1 g. ^研究人員和制造商不斷推動FOWLP的可能性邊界，改進線/間距能力，增加板尺寸，開發(fā)新的架構(gòu)。隨著技術(shù)的成熟，我們可以期待看到FOWLP在廣泛的應(yīng)用領(lǐng)域中實現(xiàn)更先進的異構(gòu)集成解決方案。

  X) \4 f1 P- {5 ]8 F; E
$ u. }* W- q3 I2 Q7 d& L  d: @4 O參考文獻
[1] J. H. Lau, "Fan-Out Technology," in Flip Chip, Hybrid Bonding, Fan-In, and Fan-Out Technology. Singapore: Springer Nature Singapore Pte Ltd., 2024, ch. 4, pp. 233-419.
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