IEEE Transactions on CAD | Floorplet：性能感知的Chiplet集成框架

逍遙設(shè)計(jì)自動(dòng)化

引言
9 M, P' @1 b+ r在集成電路(IC)設(shè)計(jì)領(lǐng)域不斷發(fā)展的背景下，Chiplet作為應(yīng)對(duì)摩爾定律挑戰(zhàn)的解決方案逐漸興起。Chiplet是小型的、專用的集成電路，可以組合成更大、更復(fù)雜的系統(tǒng)。這種方法有許多優(yōu)點(diǎn)，包括降低成本、提高可重用性以及集成異構(gòu)組件的能力。然而，設(shè)計(jì)高效的Chiplet架構(gòu)也帶來(lái)了獨(dú)特的挑戰(zhàn)，特別是在性能優(yōu)化和可靠性方面。

4 \% z! G! ]7 V% x; a為了應(yīng)對(duì)這些挑戰(zhàn)，研究人員開(kāi)發(fā)了Floorplet框架，用于共同優(yōu)化Chiplet架構(gòu)的平面布局和性能。本文將探討Floorplet的關(guān)鍵組成部分，并展示如何利用它創(chuàng)建更高效、更可靠的Chiplet設(shè)計(jì)[1]。
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9 B( [! J7 W- k$ c1 \理解Chiplet及其挑戰(zhàn)
在深入了解Floorplet的細(xì)節(jié)之前，了解Chiplet的概念以及為什么在IC設(shè)計(jì)行業(yè)越來(lái)越受歡迎非常重要。Chiplet是一種集成電路，包含了整個(gè)系統(tǒng)功能的一個(gè)明確定義的子集。與傳統(tǒng)的單片系統(tǒng)級(jí)芯片(SoC)不同，基于Chiplet的架構(gòu)允許更靈活和更具成本效益的設(shè)計(jì)。
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  _* a0 u& y' g9 G7 l( {圖1：基于Chiplet的2.5D封裝架構(gòu)。這張圖展示了使用多Chiplet架構(gòu)的2.5D封裝的組成部分。
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然而，基于Chiplet的設(shè)計(jì)也帶來(lái)了新的挑戰(zhàn)：

性能下降：Chiplet之間在中介層上的額外物理線長(zhǎng)可能導(dǎo)致延遲增加和整體系統(tǒng)性能降低。

可靠性問(wèn)題：Chiplet集成中使用的先進(jìn)封裝技術(shù)可能引入可靠性問(wèn)題，如翹曲和凸點(diǎn)應(yīng)力，這些問(wèn)題可能影響功能并縮短系統(tǒng)的使用壽命。

設(shè)計(jì)復(fù)雜性：在基于Chiplet的設(shè)計(jì)中平衡性能、成本、面積和可靠性需要復(fù)雜的工具和方法。
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1 @: k) S# |+ G2 RFloorplet框架
' V# y3 d4 P6 t- F% m6 X4 R) RFloorplet通過(guò)提供一套全面的工具來(lái)解決這些挑戰(zhàn)，用于設(shè)計(jì)和優(yōu)化基于Chiplet的架構(gòu)。該框架由三個(gè)主要組成部分組成：

parChiplet：將現(xiàn)實(shí)的SoC劃分為功能性Chiplet的算法。

simChiplet：用于評(píng)估不同平面布局方案對(duì)性能影響的模擬平臺(tái)。

optChiplet：考慮多個(gè)目標(biāo)的平面布局優(yōu)化框架，包括可靠性、成本、面積和性能。
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% L/ b6 F4 R# t" j) K' _) W  Z0 c讓我們?cè)敿?xì)探討每個(gè)組成部分。
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2 d2 g. i: I1 c+ f1. parChiplet：Chiplet生成
設(shè)計(jì)基于Chiplet的系統(tǒng)的第一步是將單片SoC劃分為更小的、功能性的Chiplet。parChiplet通過(guò)分析SoC的層次結(jié)構(gòu)并將其劃分為可以獨(dú)立制造和分析的組件來(lái)完成這項(xiàng)任務(wù)。

- Y# O$ T3 w0 l/ r% |圖2：SoC組件的層次樹(shù)。這個(gè)圖表展示了如何將SoC劃分為功能塊以生成Chiplet。
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* b! U0 p5 x& a0 S3 h' x0 E( ^7 uparChiplet算法在劃分SoC時(shí)考慮了幾個(gè)因素：
6 x" ?+ Q# g& D9 Q/ U2 N(1) 功能完整性：確保緊密通信的電路宏單元保持在一起。
4 Q6 M2 ^0 N, n) m- p2 o(2) 面積約束：控制劃分的粒度，以平衡制造可行性和成本收益。
$ n+ ^6 j6 u3 W/ Z' T, K1 }(3) 可重用性：創(chuàng)建可作為可重用IP組件用于多個(gè)系統(tǒng)的Chiplet。

parChiplet的輸出是一組具有明確定義的功能和面積規(guī)格的Chiplet，這些Chiplet構(gòu)成了基于Chiplet架構(gòu)的基本構(gòu)建塊。
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2. simChiplet：性能評(píng)估
$ g; n8 R0 I% U& }; V1 k- x一旦生成了Chiplet，評(píng)估不同平面布局設(shè)計(jì)對(duì)整體系統(tǒng)性能的影響就變得非常重要。simChiplet是基于Gem5模擬器構(gòu)建的模擬平臺(tái)，用于模擬基于Chiplet架構(gòu)的應(yīng)用工作負(fù)載、通信模式和內(nèi)存層次結(jié)構(gòu)。

圖3：嵌入到Gem5平臺(tái)的模擬流程。這個(gè)圖表展示了simChiplet組件如何與Gem5模擬器集成以評(píng)估Chiplet性能。
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( T" \! s1 q4 D# \7 {1 N" GsimChiplet的主要特點(diǎn)包括：
(1) 數(shù)據(jù)移動(dòng)頻率分析：該平臺(tái)報(bào)告Chiplet對(duì)之間的數(shù)據(jù)交換頻率，這對(duì)優(yōu)化Chiplet放置非常重要。
' A, ~  z9 n. H0 Q# Q(2) 延遲建模：simChiplet結(jié)合了延遲-線長(zhǎng)模型，根據(jù)Chiplet在中介層上的物理分離來(lái)估計(jì)Chiplet之間的通信延遲。
(3) 工作負(fù)載模擬：該平臺(tái)可以運(yùn)行各種基準(zhǔn)測(cè)試，以評(píng)估不同Chiplet配置在實(shí)際工作負(fù)載下的性能。

simChiplet生成的性能數(shù)據(jù)為平面布局優(yōu)化過(guò)程提供了寶貴的輸入，使設(shè)計(jì)人員能夠就Chiplet放置和互連做出明智的決策。

: G1 Y% F- _7 {' c5 B3. optChiplet：平面布局優(yōu)化
Floorplet框架的核心是optChiplet，這是一個(gè)復(fù)雜的平面布局優(yōu)化工具，考慮多個(gè)目標(biāo)以產(chǎn)生最佳的Chiplet布局。optChiplet使用數(shù)學(xué)規(guī)劃技術(shù)來(lái)平衡各種設(shè)計(jì)目標(biāo)和約束。

圖4：2.5D封裝中的Chiplet平面布局設(shè)計(jì)。這張圖展示了Chiplet在硅中介層上放置的例子，說(shuō)明了平面布局優(yōu)化問(wèn)題的復(fù)雜性。
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optChiplet中的優(yōu)化過(guò)程分為兩個(gè)階段：
(1) 主要平面布局：這個(gè)階段關(guān)注基本放置，考慮以下因素：

Chiplet尺寸和方向

線長(zhǎng)最小化

面積優(yōu)化

翹曲約束

避免凸點(diǎn)應(yīng)力

' i' B0 q+ F" ?9 e6 W5 T(2) 性能感知平面布局：這個(gè)階段結(jié)合simChiplet的性能數(shù)據(jù)進(jìn)一步優(yōu)化放置，考慮以下因素：

Chiplet之間的數(shù)據(jù)移動(dòng)頻率

通信延遲優(yōu)化

性能與其他目標(biāo)（如面積、成本）之間的權(quán)衡
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圖5：基于Chiplet架構(gòu)的平面布局設(shè)計(jì)（C=16和C=22）。這些圖像比較了主要平面布局解決方案和性能感知平面布局解決方案，展示了Floorplet框架實(shí)現(xiàn)的改進(jìn)。
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optChiplet使用復(fù)雜的數(shù)學(xué)模型來(lái)表示各種設(shè)計(jì)約束和目標(biāo)。例如，包含以下模型：
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翹曲計(jì)算：估計(jì)由于熱應(yīng)力導(dǎo)致的封裝彎曲。

凸點(diǎn)應(yīng)力：確保熱點(diǎn)凸點(diǎn)周圍有足夠的間距以降低失效風(fēng)險(xiǎn)。

成本估算：基于良率和焊接過(guò)程等因素計(jì)算2.5D封裝的總成本。
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通過(guò)同時(shí)考慮所有這些因素，optChiplet可以產(chǎn)生有效平衡性能、可靠性和成本的平面布局解決方案。

實(shí)驗(yàn)結(jié)果和效益
) e) }3 d  G( \; `' ^Floorplet框架已在各種基于Chiplet的架構(gòu)上進(jìn)行了測(cè)試，相比傳統(tǒng)平面布局方法顯示出顯著的改進(jìn)。一些主要結(jié)果包括：

通信成本減少：Floorplet平均減少了24.81%的Chiplet間通信成本。

性能提升：該框架將完成工作負(fù)載的平均時(shí)鐘周期減少了13.18%。

最小面積開(kāi)銷：性能感知平面布局僅增加了0.86%的總封裝面積，這是為顯著性能提升所做的小幅權(quán)衡。

可靠性增強(qiáng)：通過(guò)考慮翹曲和凸點(diǎn)應(yīng)力問(wèn)題，F(xiàn)loorplet提高了基于Chiplet設(shè)計(jì)的整體可靠性。
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" x. E& a, r7 x" u. q0 W圖6：延遲-線長(zhǎng)模型。這些圖表顯示了(a)Chiplet之間線長(zhǎng)的分布和(b)延遲權(quán)重與線長(zhǎng)之間的關(guān)系，這對(duì)Floorplet中的性能優(yōu)化非常重要。
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結(jié)論
* @- G* I% T2 ~% K; `隨著半導(dǎo)體行業(yè)繼續(xù)推動(dòng)摩爾定律的邊界，基于Chiplet的架構(gòu)提供了有前途的發(fā)展方向。Floorplet框架為設(shè)計(jì)和優(yōu)化這些復(fù)雜系統(tǒng)提供了全面的解決方案，解決了性能、可靠性和成本方面的關(guān)鍵挑戰(zhàn)。
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通過(guò)整合Chiplet劃分、性能模擬和多目標(biāo)平面布局優(yōu)化，F(xiàn)loorplet使設(shè)計(jì)人員能夠創(chuàng)建更高效、更可靠的基于Chiplet的架構(gòu)。隨著這項(xiàng)技術(shù)繼續(xù)發(fā)展，像Floorplet這樣的框架將在塑造集成電路設(shè)計(jì)的未來(lái)方面發(fā)揮關(guān)鍵作用，促進(jìn)更強(qiáng)大、更具成本效益的電子系統(tǒng)的開(kāi)發(fā)。

7 g. T. `, \! a! V* y) U, T參考文獻(xiàn)
! V0 T. k* G# v8 j4 n[1] S. Chen et al., "Floorplet: Performance-Aware Floorplan Framework for Chiplet Integration," IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 43, no. 6, pp. 1638-1649, June 2024.
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