一個(gè)死磕FPGA 9年的大齡工程師的肺腑之言

硬件筆記本

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我做FPGA開(kāi)發(fā)9年多了，算是一個(gè)大齡工程師了。期間接觸過(guò)一些項(xiàng)目管理和技術(shù)支持之類(lèi)的工作，不知道為什么，脫離研發(fā)做這些工作我總覺(jué)得不踏實(shí)，也許天生就適合死磕技術(shù)。

# y$ X3 Q2 \6 A, Q( b# l就是不知道繼續(xù)這么死磕下去會(huì)怎么樣，曾經(jīng)也很迷茫，生怕隨著年齡的增長(zhǎng)，精力比不上年輕人，加班熬夜啥的心有余而力不足，會(huì)被逐漸淘汰。迷茫啥的就不細(xì)談了，好在我也想了很多，逐漸想明白了很多，我一定要給做FPGA的兄弟姐妹打打氣。
/ \4 C/ N/ i) C7 D! S; V+ d: R我現(xiàn)在最慶幸的事情就是從進(jìn)入職場(chǎng)到現(xiàn)在一直是FPGA開(kāi)發(fā)，我感覺(jué)，做FPGA開(kāi)發(fā)這行經(jīng)驗(yàn)是很重要的，入門(mén)簡(jiǎn)單，想提升會(huì)越來(lái)越難。做FPGA開(kāi)發(fā)不只是會(huì)寫(xiě)寫(xiě)verilog和VHDL代碼這么簡(jiǎn)單，我記得剛學(xué)習(xí)verilog的時(shí)候，光是要搞明白哪些語(yǔ)句可以綜合，哪些語(yǔ)句不可以綜合，就花費(fèi)了很長(zhǎng)時(shí)間。關(guān)注公眾號(hào)：硬件筆記本

6 ^7 V+ R' N+ C* Q2 u# a硬件開(kāi)發(fā)語(yǔ)言是要映射成數(shù)字邏輯電路的，隨著做FPGA的時(shí)間長(zhǎng)了，寫(xiě)代碼的時(shí)候腦子里都是0/1的翻轉(zhuǎn)，會(huì)逐漸映射出一個(gè)個(gè)與非門(mén)、觸發(fā)器、存儲(chǔ)器，以及他們之間的連線(xiàn)，并且時(shí)時(shí)刻刻考慮怎樣設(shè)計(jì)才能保證面積最小或者延遲最低。功能做對(duì)了還要考慮時(shí)序的優(yōu)化，就算你功能設(shè)計(jì)的再完美，代碼寫(xiě)的再簡(jiǎn)潔，設(shè)計(jì)的時(shí)候沒(méi)有考慮時(shí)序，一切都是花架子、空擺設(shè)。關(guān)注公眾號(hào)：硬件筆記本
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9 V2 {8 v  G& m' z一個(gè)成熟的FPGA不僅是熟悉FPGA就好，最基本的接口協(xié)議就能羅列一大堆，夠你啃很久了，不懂接口協(xié)議FPGA就是孤家寡人，沒(méi)有數(shù)據(jù)的交互，什么都干不了。如果要用FPGA做算法，還需要學(xué)習(xí)更高級(jí)的語(yǔ)言做仿真和驗(yàn)證，更重要的是要把算法映射到FPGA的硬件資源或者外設(shè)，并基于速度、面積和功能做平衡，做優(yōu)化。還是挺有挑戰(zhàn)呢。
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. Q: G; Q5 j. O% \& C: _" [FPGA是介于軟硬件之間的一朵奇葩。你用它做接口、做通信，它就偏向硬件；你用它做算法、做控制，它就偏向軟件。而且隨著人工智能、機(jī)器視覺(jué)的崛起，F(xiàn)PGA更加偏向軟件算法的異構(gòu)，有和GPU一爭(zhēng)高下的潛力。想想都有些小激動(dòng)呢。
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所以，正在做和準(zhǔn)備做FPGA的兄弟姐妹們，我們已經(jīng)在路上了，也許你面前溝溝坎坎很難走，甚至有一堵墻遮光蔽日，請(qǐng)你相信前途是光明的，憑著死磕的精神繼續(xù)走下去，每天都會(huì)有收獲。關(guān)注公眾號(hào)：硬件筆記本
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# ]+ I' \' Y* t) g8 [/ p5 z$ p2 E看了以上這位FPGA高手的肺腑之言，你是不是也摩拳擦掌，躍躍欲試了！不過(guò)，要進(jìn)入FGPA領(lǐng)域，或繼續(xù)提高自己的設(shè)計(jì)水平，還的先規(guī)劃一下適合自己的學(xué)習(xí)進(jìn)階之路，看看過(guò)來(lái)人的經(jīng)驗(yàn)總結(jié)。

FPGA入門(mén)之道
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對(duì)于新手學(xué)習(xí)FPGA設(shè)計(jì)，要從基礎(chǔ)開(kāi)始做，基礎(chǔ)牢，才有成為高手的可能。

對(duì)于初學(xué)者，有以下幾步是必須要走的：

3 H- I# m2 n/ [- N& O+ U& Y第一步：學(xué)習(xí)了解FPGA結(jié)構(gòu)，F(xiàn)PGA到底是什么東西，芯片里面有什么，不要開(kāi)始就拿個(gè)開(kāi)發(fā)板照著別人的東西去編程。很多開(kāi)發(fā)板的程序?qū)懙暮軤�，我也做過(guò)一段時(shí)間的開(kāi)發(fā)板設(shè)計(jì)，我覺(jué)得很大程度上，開(kāi)發(fā)板在誤人子弟。關(guān)注公眾號(hào)：硬件筆記本
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" ]3 y% G& P0 \5 `# n9 @不過(guò)原廠(chǎng)提供的正品開(kāi)發(fā)板，代碼很優(yōu)秀的，可以借鑒。只有了解了FPGA內(nèi)部的結(jié)構(gòu)才能明白為什么寫(xiě)Verilog和寫(xiě)C整體思路是不一樣的。
  ~) i" r  b  c/ f/ g9 v1 H第二步：掌握FPGA設(shè)計(jì)的流程。了解每一步在做什么，為什么要那么做。很多人都是不就是那幾步嗎，有什么奇怪的？呵呵，我想至少有一半以上的人不知道synthesize和traslate的區(qū)別吧。
: N$ i5 b3 G9 F, s9 y了解了FPGA的結(jié)構(gòu)和設(shè)計(jì)流程才有可能知道怎么去優(yōu)化設(shè)計(jì)，提高速度，減少資源，不要急躁，不要去在為選擇什么語(yǔ)言和選擇哪個(gè)公司的芯片上下功夫。語(yǔ)言只是一個(gè)表達(dá)的方式，重要的是你的思維，沒(méi)有一個(gè)好的指導(dǎo)思想，語(yǔ)言用得再好，不過(guò)是個(gè)懂語(yǔ)言的人。
- W; `8 L( h" L" g; G2 ]第三步：開(kāi)始學(xué)習(xí)代碼了。我建議要學(xué)代碼的人都去Altera或Xilinx的網(wǎng)站上下原廠(chǎng)工程師的代碼學(xué)習(xí)。不要一開(kāi)始就走入誤區(qū)。關(guān)注公眾號(hào)：硬件筆記本
- _8 A7 u: |; N6 X第四步：template很重要。能不能高效利用fpga資源，一是了解fpga結(jié)構(gòu)，二是了解欲實(shí)現(xiàn)的邏輯功能和基本機(jī)構(gòu)，三是使用正確的模板。FPGA內(nèi)部器件種類(lèi)相對(duì)較單一，用好模板，你的邏輯才能被高效的綜合成FPGA擅長(zhǎng)表達(dá)的結(jié)構(gòu)：）
做fpga主要是要有電路的思想，作為初學(xué)者，往往對(duì)器件可能不是熟悉，那么應(yīng)該對(duì)于數(shù)字電路的知識(shí)很熟悉吧，fpga中是由觸發(fā)器和查找表以及互聯(lián)線(xiàn)等基本結(jié)構(gòu)組成的，其實(shí)在我們?cè)诖�碼里面能夠看到的就是與非門(mén)以及觸發(fā)器，不要把verilog和c語(yǔ)言等同起來(lái)，根本就是不同的東西，沒(méi)有什么可比性，在寫(xiě)一句程序的時(shí)候應(yīng)該想到出來(lái)的是一個(gè)什么樣的電路，計(jì)數(shù)器,選擇器 ,三態(tài)門(mén)等等，理解時(shí)序，邏輯是一拍一拍的東西。
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2 p0 y  {2 N& C& ]+ Y8 d% C3 c7 @在設(shè)計(jì)初期想的不是很清楚的時(shí)候可以畫(huà)畫(huà)時(shí)序圖，這樣思路會(huì)更加的清晰，還有就是仿真很重要，不要寫(xiě)完程序就去往fpga中去加載，首先要仿真，尤其是對(duì)比較大型一點(diǎn)的程序，想像自己是在做asic，是沒(méi)有二次機(jī)會(huì)的，所以一定要把仿真做好。
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$ A$ J, @/ i0 @5 _0 Y" e* I7 S- k還有很多新手對(duì)于語(yǔ)言的學(xué)習(xí)不知道選vhdl好還是verilog好，個(gè)人偏好verilog，當(dāng)然不是說(shuō)vhdl不好，反正寫(xiě)出來(lái)的都是電路，那當(dāng)然就不要在語(yǔ)言的語(yǔ)法上面花太多的功夫了，verilog 言簡(jiǎn)意賅assign always case if else 掌握這些幾乎可以寫(xiě)出90%的電路了，上面是我的一些愚見(jiàn)，希望對(duì)大家有所幫助。

FPGA設(shè)計(jì)者需
/ r2 o. r# ~/ \, n5 q, \& W修煉的5項(xiàng)基本功

成為一名說(shuō)得過(guò)去的FPGA設(shè)計(jì)者，需要練好5項(xiàng)基本功：仿真、綜合、時(shí)序分析、調(diào)試、驗(yàn)證。

對(duì)于FPGA設(shè)計(jì)者來(lái)說(shuō)，練好這5項(xiàng)基本功，與用好相應(yīng)的EDA工具是同一過(guò)程，對(duì)應(yīng)關(guān)系如下：

1 `2 q# Y2 U. F. Z( J6 v4 l1. 仿真：Modelsim, Quartus II(Simulator Tool) riple
' M  W, j4 k9 O; d2. 綜合：Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)
! k  ~: g5 M1 R/ V7 R/ E5 z5 ]3. 時(shí)序：Quartus II (TimeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)
4. 調(diào)試：Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)
5. 驗(yàn)證：Modelsim, Quartus II(Test Bench Template Writer)

掌握HDL語(yǔ)言雖然不是FPGA設(shè)計(jì)的全部，但是HDL語(yǔ)言對(duì)FPGA設(shè)計(jì)的影響貫穿于整個(gè)FPGA設(shè)計(jì)流程中，與FPGA設(shè)計(jì)的5項(xiàng)基本功是相輔相成的。關(guān)注公眾號(hào)：硬件筆記本

" @  S2 i, t' m7 N# K! ]對(duì)于FPGA設(shè)計(jì)者來(lái)說(shuō)，用好“HDL語(yǔ)言的可綜合子集”可以完成FPGA設(shè)計(jì)50%的工作——設(shè)計(jì)編碼。
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練好仿真、綜合、時(shí)序分析這3項(xiàng)基本功，對(duì)于學(xué)習(xí)“HDL語(yǔ)言的可綜合子集”有如下幫助：

" f, e2 r5 W/ l6 y9 {9 ~1. 通過(guò)仿真，可以觀(guān)察HDL語(yǔ)言在FPGA中的邏輯行為。
2. 通過(guò)綜合，可以觀(guān)察HDL語(yǔ)言在FPGA中的物理實(shí)現(xiàn)形式。
3. 通過(guò)時(shí)序分析，可以分析HDL語(yǔ)言在FPGA中的物理實(shí)現(xiàn)特性。
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對(duì)于FPGA設(shè)計(jì)者來(lái)說(shuō)，用好“HDL語(yǔ)言的驗(yàn)證子集”，可以完成FPGA設(shè)計(jì)另外50%的工作——調(diào)試驗(yàn)證。

5 x. A9 N8 B8 A4 e2 m" u1. 搭建驗(yàn)證環(huán)境，通過(guò)仿真的手段可以檢驗(yàn)FPGA設(shè)計(jì)的正確性。 riple
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2. 全面的仿真驗(yàn)證可以減少FPGA硬件調(diào)試的工作量。
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3. 把硬件調(diào)試與仿真驗(yàn)證方法結(jié)合起來(lái)，用調(diào)試解決仿真未驗(yàn)證的問(wèn)題，用仿真保證已經(jīng)解決的問(wèn)題不在調(diào)試中再現(xiàn)，可以建立一個(gè)回歸驗(yàn)證流程，有助于FPGA設(shè)計(jì)項(xiàng)目的維護(hù)。

, {( i1 Y" P+ @: wFPGA設(shè)計(jì)者的這5項(xiàng)基本功不是孤立的，必須結(jié)合使用，才能完成一個(gè)完整的FPGA設(shè)計(jì)流程。反過(guò)來(lái)說(shuō)，通過(guò)完成一個(gè)完整的設(shè)計(jì)流程，才能最有效地練習(xí)這5項(xiàng)基本功。關(guān)注公眾號(hào)：硬件筆記本

8 T+ ?( e6 Z, ?% d! V8 l對(duì)這5項(xiàng)基本功有了初步認(rèn)識(shí)，就可以逐個(gè)深入學(xué)習(xí)一些，然后把學(xué)到的知識(shí)再次用于完整的設(shè)計(jì)流程。如此反復(fù)，就可以逐步提高設(shè)計(jì)水平。采用這樣的循序漸進(jìn)、螺旋式上升的方法，只要通過(guò)培訓(xùn)入了門(mén)，就可以自學(xué)自練，自我提高。
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市面上出售的有關(guān)FPGA設(shè)計(jì)的書(shū)籍為了保證結(jié)構(gòu)的完整性，對(duì)FPGA設(shè)計(jì)的每一個(gè)方面分開(kāi)介紹，每一方面雖然深入，但是由于缺少其他相關(guān)方面的支持，讀者很難付諸實(shí)踐，只有通讀完全書(shū)才能對(duì)FPGA設(shè)計(jì)獲得一個(gè)整體的認(rèn)識(shí)。這樣的書(shū)籍，作為工程培訓(xùn)指導(dǎo)書(shū)不行，可以作為某一個(gè)方面進(jìn)階的參考書(shū)。如何使用現(xiàn)有的書(shū)籍進(jìn)行自學(xué)，這是后話(huà)。

* s7 q8 G: R' v7 ^. Y對(duì)于新入職的員工來(lái)說(shuō)，他們往往對(duì)FPGA的整體設(shè)計(jì)流程有了初步認(rèn)識(shí)，5項(xiàng)基本功的某幾個(gè)方面可能很扎實(shí)。但是由于某個(gè)或某幾個(gè)方面能力的欠缺，限制了他們獨(dú)自完成整個(gè)設(shè)計(jì)流程的能力。

入職培訓(xùn)的目的就是幫助他們掌握整體設(shè)計(jì)流程，培養(yǎng)自我獲取信息的能力，通過(guò)幾個(gè)設(shè)計(jì)流程來(lái)回的訓(xùn)練，形成自我促進(jìn)、自我發(fā)展的良性循環(huán)。關(guān)注公眾號(hào)：硬件筆記本
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在這一過(guò)程中，隨著對(duì)工作涉及的知識(shí)的廣度和深度的認(rèn)識(shí)逐步清晰，新員工的自信心也會(huì)逐步增強(qiáng)，對(duì)個(gè)人的發(fā)展方向也會(huì)逐步明確，才能積極主動(dòng)地參與到工程項(xiàng)目中來(lái)。點(diǎn)擊閱讀原文學(xué)習(xí)梅哥FPGA設(shè)計(jì)思想與驗(yàn)證方法視頻教程

2 a: A: J, O# \) i7 A初學(xué)者常見(jiàn)的一些問(wèn)題

5 w  t/ p: b8 O$ P1. 為什么不推薦學(xué)習(xí)MicroBlaze等軟核？
性?xún)r(jià)比不高，一般的軟核性能大概跟Cortex M3或M4差不多，用FPGA那么貴的東西去做一個(gè)性能一般的CPU，在工程上是非常不劃算的。不如另外加一塊M3。
1 @0 [# I7 K* D0 t" C) j* U　　
, n8 O5 l! e) ?6 h加上軟核，可能會(huì)影響到其它的邏輯的功能。這是在資源并不十分充足的情況下，再加上軟核，導(dǎo)致布局布線(xiàn)變得相當(dāng)困難。軟核不開(kāi)源，出現(xiàn)Bug的時(shí)候，不容易調(diào)試。工程上很少使用，極有可能派不上用場(chǎng)。關(guān)注公眾號(hào)：硬件筆記本
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* `% h) T( X( R9 c0 B# F2. 為什么不推薦0基礎(chǔ)學(xué)習(xí)ZYNQ或SOC？
# `6 Q' f3 P* r6 S5 k入門(mén)應(yīng)該學(xué)習(xí)盡量簡(jiǎn)單的東西，要么專(zhuān)心學(xué)習(xí)ARM，要么專(zhuān)心學(xué)習(xí)FPGA。這樣更容易有成就感，增強(qiáng)信心。
1 n( }. O7 A) |( d+ \　　
ZYNQ和SOC的應(yīng)用領(lǐng)域并不廣，還有很多人沒(méi)聽(tīng)過(guò)這種東西，導(dǎo)致求職的不利。開(kāi)發(fā)工具編譯時(shí)間長(zhǎng)，浪費(fèi)較多時(shí)間。絕大多數(shù)工作，都只是負(fù)責(zé)一方面，也就是說(shuō)另一方面，很有可能派不上用場(chǎng)。
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9 L& h; n6 d/ g7 Q0 }  s* f( `3. 為什么已經(jīng)存在那么多IP核，仍需寫(xiě)HDL？
問(wèn)這種問(wèn)題的，一般是學(xué)生，他們沒(méi)有做過(guò)產(chǎn)品，沒(méi)有遇到過(guò)工程上的問(wèn)題。IP核并非萬(wàn)能，不能滿(mǎn)足所有需求。盡量少用閉源IP核，一旦出問(wèn)題，這種黑匣子很可能讓產(chǎn)品難產(chǎn)。關(guān)注公眾號(hào)：硬件筆記本
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深入理解底一層次，可以更好地使用高一層次。該法則可以適用于所有編程語(yǔ)言。


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