扇出型晶圓級封裝：實現(xiàn)異構集成的關鍵技術

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引言
0 j* \6 u/ F+ f( p扇出型晶圓級封裝（FOWLP）是近年來備受關注的先進封裝技術，能夠實現(xiàn)多芯片和組件的異構集成。本文將概述FOWLP技術、關鍵工藝步驟、優(yōu)勢、挑戰(zhàn)和新興趨勢[1]。

* |! r5 ^" \6 N& \9 y* \/ KFOWLP簡介
. T- u8 ~  P5 h3 s% TFOWLP在傳統(tǒng)晶圓級芯片尺寸封裝（WLCSP）的基礎上，允許重布線層（RDL）延伸至芯片邊緣之外。這種"扇出"的RDL提供了幾個主要優(yōu)勢：

提高I/O密度和布線靈活性

改善熱性能和電氣性能

能夠集成多個芯片和無源元件

減小封裝厚度
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圖1展示了FOWLP封裝的基本結構。

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  v" J5 Y5 ^) n圖1：扇出型晶圓級封裝的基本結構示意圖，顯示RDL延伸至芯片邊緣之外。
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關鍵工藝步驟
FOWLP的主要工藝步驟包括：

晶圓切割：將制造好的晶圓切割成單個已知良好芯片（KGD）。

芯片放置：將KGD以特定間距拾取并放置在臨時載體晶圓上，以實現(xiàn)扇出。

模塑：注入環(huán)氧模塑料（emc）填充芯片之間的空隙，形成重構晶圓。

載體移除：去除臨時載體，露出芯片的有源面。

RDL形成：沉積和圖案化多層介電質和金屬，形成RDL。

球焊：放置焊球以實現(xiàn)二級互連。

切割：將重構晶圓切割成單個封裝。
" A; W3 T$ X- ], {5 ]# E# d% I[/ol]
; O0 o$ s* ~9 J' c圖2說明了這些關鍵工藝步驟。
, u1 M+ N/ `: c# R& O4 e1 z
2 X! y* s& V. [, U! H) r, P
8 D  ]! e* e& q# L5 X圖2：芯片優(yōu)先、芯片面朝下FOWLP工藝流程，展示從晶圓切割到最終封裝切割的關鍵步驟。
8 ?5 ?7 Y. g2 Y+ Z
芯片優(yōu)先與芯片后置方法
FOWLP有兩種主要方法：

3 |# s) U7 S: @7 W2 K# h1. 芯片優(yōu)先：在形成RDL之前將芯片嵌入模塑料中。可進一步分為：

芯片面朝下

芯片面朝上

, j0 }7 }+ G9 C- d& Y2. 芯片后置（RDL優(yōu)先）：在芯片附著之前在載體上形成RDL。

每種方法都有各自的優(yōu)勢和挑戰(zhàn)。芯片優(yōu)先方法更適用于低I/O數(shù)量的應用，而芯片后置方法更適合非常高密度的RDL。

) M- k3 l) f& W0 n" G/ W8 uRDL形成
RDL是FOWLP的關鍵元素，提供扇出互連。RDL形成的主要考慮因素包括：
9 o9 @& M- V  n; u$ }

介電材料選擇（如聚酰亞胺、ABF）

金屬沉積和圖案化技術

通孔形成

線寬/間距能力

4 F; U. s8 C- J+ w7 p+ U6 p" R4 l圖3顯示了典型多層RDL結構的橫截面。
) m- J: h# w9 w& z
. }, u6 B8 Y2 B$ K# _- Z
圖3：FOWLP中多層RDL結構的橫截面SEM圖像，可見銅跡線和通孔。

7 H9 Z4 j+ W. L) y5 `- s3 E) S板級封裝
( q: u. [7 l: R  Z為提高制造效率，正在向更大尺寸的板級扇出封裝發(fā)展。這允許同時生產更多封裝。
* L0 I3 n& ?; k; H# w6 O
圖4顯示了用于扇出封裝的大型板的示例。


" B/ j$ q) I5 K/ X+ S+ R, z" V圖4：用作板級扇出封裝臨時載體的大型玻璃板（515mm x 510mm），可提高生產效率。

異構集成
FOWLP的一個主要優(yōu)勢是能夠將多個芯片和組件集成到單個封裝中。這種異構集成能力實現(xiàn)了：

尺寸縮小

性能提升

成本優(yōu)化

定制解決方案
3 ^. d, ]$ n4 P* q+ ?: [2 t
圖5說明了使用FOWLP進行異構集成的示例。
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圖5：在扇出基板上集成多個芯片的異構集成，展示了在單個封裝中組合不同組件的能力。

$ o+ r& r2 L+ E混合基板
2 d2 T0 ?- F* [& K對于非常高密度的應用，正在開發(fā)將有機中間層與建立基板相結合的混合基板。這種方法提供：
6 q# j0 m/ ~- h2 K+ m

超細線/間距RDL

改善電氣性能

芯片I/O間距與PCB間距之間的橋接
7 q2 V2 {5 P7 Q' C2 Y
5 C1 \8 }/ m  y+ e% \$ W圖6顯示了混合基板的結構。


: ~! ^! `* B+ k; y1 K* f) f" n9 N3 k圖6：混合基板結構，結合了具有細間距RDL的有機中間層和建立封裝基板，用于高密度異構集成。

% r& \9 U/ ]5 s: I主要挑戰(zhàn)
FOWLP技術面臨的一些主要挑戰(zhàn)包括：
1. 翹曲控制：材料之間的CTE不匹配可能導致翹曲問題。
9 K5 O# q4 z& q6 x  V; O2. 細間距RDL形成：實現(xiàn)超細線/間距具有挑戰(zhàn)性，特別是在大尺寸板上。
0 d' M5 k7 W8 T3. 已知良好芯片（KGD）的可用性：獲得KGD對維持良率非常重要。
4. 熱管理：對于高功率應用，散熱可能成為問題。
5. 可靠性：確保在各種使用條件下的長期可靠性。
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可靠性測試
) D, r. |+ Y" Z7 ?7 |3 A5 c$ e對FOWLP封裝進行嚴格的可靠性測試必不可少。常見的測試包括：

熱循環(huán)：評估焊點可靠性

跌落測試：適用于移動應用

濕敏度：評估封裝穩(wěn)健性

! J! {) [' Q! V$ d# e" Z圖7顯示了熱循環(huán)測試結果的示例。


圖7：扇出封裝在熱循環(huán)條件下焊點可靠性的韋伯圖。
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+ \* |2 i) F8 x+ |仿真和建模
有限元分析（FEA）廣泛用于模擬和優(yōu)化FOWLP設計。重點關注的領域包括：
" o% y5 ~3 N# L1 B1 s

翹曲預測

應力分析

熱管理

電氣性能
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5 @$ W# j* \, U  ^6 j. A+ E3 l圖8展示了用于熱-機械仿真的FEA模型。


2 A' Z# v& F9 a1 b圖8：用于熱-機械仿真的異構集成封裝有限元模型，用于預測關鍵區(qū)域的應力和應變。
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( n( C$ n- t& C/ s8 a$ _- L8 v新興趨勢
FOWLP技術的新興趨勢包括：
0 |3 E: \& e1 C  U, {8 L3 r1. 板級封裝：轉向更大尺寸的板以提高效率。
2. Chiplet集成：在封裝中組合多個較小的芯片或"chiplet"。
3. 2.5D/3D集成：垂直堆疊芯片以增加密度。
7 k& |4 |) ~, _4. 嵌入式組件：在封裝內集成無源和有源組件。
: A% l2 h8 |7 X) N3 g8 }: K5. 先進材料：開發(fā)新的模塑料、介電質和導電材料。

應用
FOWLP在廣泛的應用領域中得到使用，包括：
) |+ G& M6 L; R; F2 H, n

移動設備

汽車電子

物聯(lián)網(wǎng)（IoT）設備

人工智能（AI）加速器

高性能計算
4 a1 C1 Z7 q3 |; s% \
異構集成能力使FOWLP特別適合系統(tǒng)級封裝（SiP）解決方案。

結論
扇出型晶圓級封裝已成為實現(xiàn)異構集成和先進電子系統(tǒng)的關鍵技術。高密度互連、性能改善和緊湊形態(tài)因素的能力使其非常適合下一代應用。雖然仍面臨挑戰(zhàn)，但材料、工藝和設計工具的持續(xù)發(fā)展正在擴展FOWLP技術的能力。
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1 j, y, ]' u1 I1 q' ^, C7 r# l隨著電子行業(yè)不斷要求在更小的形態(tài)因素中實現(xiàn)更高水平的集成和性能，F(xiàn)OWLP有望在滿足這些需求方面發(fā)揮越來越重要的作用。向板級封裝的趨勢和混合基板的開發(fā)正在為超高密度集成開辟新的可能性。
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4 k; R7 _- [( h( C; Q3 `研究人員和制造商不斷推動FOWLP的可能性邊界，改進線/間距能力，增加板尺寸，開發(fā)新的架構。隨著技術的成熟，我們可以期待看到FOWLP在廣泛的應用領域中實現(xiàn)更先進的異構集成解決方案。
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0 c. v5 q7 Y0 f6 L參考文獻
2 |8 ^' D; T$ n) Q) k. Z[1] J. H. Lau, "Fan-Out Technology," in Flip Chip, Hybrid Bonding, Fan-In, and Fan-Out Technology. Singapore: Springer Nature Singapore Pte Ltd., 2024, ch. 4, pp. 233-419.
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" g* T% m% w% y) a3 J. x深圳逍遙科技有限公司（Latitude Design Automation Inc.）是一家專注于半導體芯片設計自動化（EDA）的高科技軟件公司。我們自主開發(fā)特色工藝芯片設計和仿真軟件，提供成熟的設計解決方案如PIC Studio、MEMS Studio和Meta Studio，分別針對光電芯片、微機電系統(tǒng)、超透鏡的設計與仿真。我們提供特色工藝的半導體芯片集成電路版圖、IP和PDK工程服務，廣泛服務于光通訊、光計算、光量子通信和微納光子器件領域的頭部客戶。逍遙科技與國內外晶圓代工廠及硅光/MEMS中試線合作，推動特色工藝半導體產業(yè)鏈發(fā)展，致力于為客戶提供前沿技術與服務。
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