扇出型晶圓/面板級封裝技術(shù)概述

逍遙設(shè)計自動化

引言
扇出型晶圓/面板級封裝（FOW/PLP）是先進(jìn)的封裝技術(shù)，與傳統(tǒng)封裝方法相比，能夠?qū)崿F(xiàn)更高的I/O密度和更好的電性能。本文概述FOW/PLP技術(shù)，包括關(guān)鍵工藝步驟、應(yīng)用和可靠性考慮因素。

. e  [6 U' }1 }7 R* q; @4 e扇出型封裝簡介
扇出型封裝與扇入型晶圓級芯片尺寸封裝（WLCSPs）的不同之處在于它需要在加工過程中使用臨時載體。這允許重布線層（RDLs）延伸到原始芯片邊界之外，從而實現(xiàn)更高的I/O數(shù)量。
8 U) w( J7 W# s: v/ n5 ]* E; I  T
- F+ p0 v  j5 P) C( s7 F/ }如圖1所示，扇出型封裝的步驟包括：

將已知良好芯片（KGDs）拾取并放置在臨時載體上

用模塑料封裝芯片

在封裝芯片上制作重布線層

貼裝焊球

移除臨時載體并將個別封裝切割分離
8 B  q4 `0 m7 O5 f+ d[/ol]

8 C" w/ C# @( S) A
$ p" C9 f* B* c" g& w$ A圖1
% P! V$ J0 h5 e3 t
$ U* r* }8 {6 D' C- x9 q6 Z扇出型封裝的主要優(yōu)勢包括：
+ A6 x5 S0 u  X0 H" b

更高的I/O密度

改善的電性能

更薄的封裝厚度

異質(zhì)集成多個芯片的能力
. C( |& q/ H7 |- K
扇出型晶圓級封裝工藝流程
* I( u! w8 A2 g9 K7 b0 \典型的扇出型晶圓級封裝（FOWLP）工藝流程包括以下關(guān)鍵步驟：

晶圓準(zhǔn)備和切割

芯片貼裝到臨時載體

模塑/封裝

載體移除

重布線層制作

焊球貼裝和切割分離

+ [% `7 ^' f+ }5 S4 i( U圖2提供了芯片優(yōu)先、正面朝下FOWLP方法的這些工藝步驟的視覺概覽：
& o# o4 {2 U* e5 D
$ `9 L9 }0 y) X; u$ n" n
. }+ y7 k! m3 _3 n圖2
9 n3 B( l" |/ l, `
/ p" O0 j' N) h" HFOWLP加工中的關(guān)鍵考慮因素包括：
% e9 |  L, H2 r$ H7 K

臨時載體選擇（玻璃、硅、金屬）

模塑料性質(zhì)

重布線層制作（線寬/間距、通孔形成）

模塑過程中的芯片位移

翹曲控制
) O0 V$ E% M- R# w/ h# x; k
扇出型面板級封裝
為了進(jìn)一步提高產(chǎn)量并降低成本，扇出型加工可以擴(kuò)展到大型矩形面板而不是圓形晶圓。這被稱為扇出型面板級封裝（FOPLP）。

圖3展示了508 x 508 mm面板的例子，其中包含1512個扇出型封裝：


: l; E4 _: W6 F( I1 _4 p. f圖3
0 f% `, r$ ~* C- P: h
FOPLP的主要優(yōu)勢包括：

更高的產(chǎn)量

更低的每個封裝成本

利用PCB/顯示器制造基礎(chǔ)設(shè)施
+ U9 p4 g2 @& u8 K
然而，像翹曲控制和維持大面板上的均勻性等挑戰(zhàn)必須得到解決。

重布線層制作
扇出型封裝的一個關(guān)鍵方面是細(xì)間距重布線層（RDLs）的制作。這通常涉及：

介電層沉積/圖案化

種子層沉積

光刻膠圖案化

銅電鍍

種子層去除
( {7 L! f# T$ S0 g: `) B[/ol]
圖4顯示了扇出型封裝中10 μm線寬/間距RDLs的掃描電鏡圖像：
9 E! K# h+ D& R  G7 ?, N: m
+ X) y& z$ Y% Y2 c
圖4
先進(jìn)的扇出型封裝可能包含多個RDL層，線寬/間距尺寸可達(dá)到2/2 μm。

* e9 {* H* t/ I" K* s芯片后置與芯片優(yōu)先方法
. a# ~2 g5 L9 ]9 U扇出型封裝可以使用芯片優(yōu)先或芯片后置（RDL優(yōu)先）方法實現(xiàn)：
3 O% C) M& c# q' R2 ~1.芯片優(yōu)先：
3 B3 R; T9 D1 ^  x

在RDL制作之前將芯片貼裝到載體上

成本更低，產(chǎn)量更高

更容易發(fā)生芯片位移
3 [( W' h$ C5 \7 [: Z* `
2.芯片后置：
1 r* Q! l9 o! J0 m& |

在芯片貼裝之前在載體上制作RDLs

更好的尺寸控制

成本更高，工藝步驟更多
) _* W+ E" b! y
圖5展示了RDL優(yōu)先FOWLP方法的工藝流程：
" E+ r: F4 _7 |& x% q
4 |5 G4 _( t! }- V8 q
! W! U' U& @. _  s5 ~, m圖5

- r, a0 Q$ n* M1 B4 a芯片優(yōu)先和芯片后置之間的選擇取決于成本、尺寸控制要求和芯片尺寸/間距等因素。

異質(zhì)集成
) Q1 ~& R' b4 a! `+ c( k扇出型封裝的一個主要優(yōu)勢是能夠在單個封裝中集成多種類型的芯片。這使得以下組件的異質(zhì)集成成為可能：
0 U: o0 S% ~# y& U

邏輯 + 存儲器

模擬 + 數(shù)字

處理器 + 傳感器
7 S& E. e$ K& D* o( k" V
3 U8 u. @* P0 S/ }/ s! `! r3 W! B圖6展示了一個集成多種芯片尺寸的異質(zhì)扇出型封裝示例：
- {. Y0 G9 ~% D! [5 J

圖6
' E7 O, @6 a* h% Y
在異質(zhì)扇出型設(shè)計中，必須仔細(xì)考慮芯片放置、RDL布線和熱管理。
  c0 D, K3 S5 ]  O' b
0 V) |0 C$ ], ]! u3 M# X7 `. f可靠性考慮
扇出型封裝的主要可靠性問題包括：
$ H' Y2 W. u1 g. C9 M

模塑過程中的芯片位移

翹曲

RDL裂紋/剝離

焊點疲勞

濕敏度
: r+ M2 c+ ~5 t) e  Z  @; E
可靠性測試通常包括：
" D. v3 F- R# }! @1 R( @4 W

溫度循環(huán)

跌落/沖擊測試

濕敏等級（MSL）測試
( N) L& z; E1 t
圖7展示了溫度循環(huán)后扇出型封裝中的焊點裂紋示例：
- t( `2 W$ t' B/ }  T  O
( A9 {% N1 N/ b6 ?! U  G9 m# e6 [
圖7

有限元建模通常用于分析應(yīng)力和預(yù)測可靠性，如圖8所示：
2 Z' O6 j, ]8 H& p5 f3 x& V
# h  W% }6 ~. e4 V/ \6 @0 ?
3 F8 c' I5 K3 P* P# C" \圖8
8 _" F+ _  n8 R3 ?
新興應(yīng)用：Mini-LED顯示器
- \. o: m( v7 C& A$ a- S- i扇出型封裝的一個新興應(yīng)用是在mini-LED顯示器中。扇出型封裝允許超細(xì)間距集成mini-LED陣列。
; q+ ]& p. w) W. E% Q! C( d: b
圖9展示了使用扇出型技術(shù)封裝的mini-LED陣列示例：
' ?' y( x4 o# j3 F, S6 e8 k

圖9

mini-LED封裝的主要優(yōu)勢包括：
5 x, M& U. m. G. ?2 q1 s

超細(xì)間距能力（

改善的熱性能

更低的封裝厚度

& C2 y( T  O8 E3 D6 x* \圖10展示了集成在扇出型封裝中并安裝在PCB上的mini-LEDs的橫截面：

( w2 q+ I( R# J: C# I: C
# S% |" u1 B0 }- @  K: N圖10
5 M) {( j6 @1 {( o
總結(jié)
0 ^7 B& R) Q9 p5 w0 b  g扇出型晶圓/面板級封裝與傳統(tǒng)封裝相比，能夠?qū)崿F(xiàn)更高的I/O密度、改善的性能和異質(zhì)集成。主要方面包括：

使用臨時載體

RDL制作

芯片優(yōu)先與芯片后置方法

擴(kuò)展到面板級以提高產(chǎn)量

可靠性考慮
) P9 m" u9 b5 q5 g4 k
' p$ m+ l2 G( `像mini-LED顯示器這樣的新興應(yīng)用展示了扇出型封裝對下一代電子產(chǎn)品的優(yōu)勢。隨著傳統(tǒng)封裝的縮放達(dá)到極限，預(yù)計扇出型技術(shù)將在先進(jìn)電子系統(tǒng)中發(fā)揮越來越重要的作用。

參考文獻(xiàn)
[1] J. H. Lau, "Fan-Out Wafer/Panel-Level Packaging," in Semiconductor Advanced Packaging. Singapore: Springer Nature Singapore Pte Ltd., 2021, ch. 4, pp. 147-228.

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