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Hot Chips 2024 | 人工智能在芯片設(shè)計中的應(yīng)用

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發(fā)表于 2024-9-19 08:00:00 | 只看該作者 |只看大圖 回帖獎勵 |倒序瀏覽 |閱讀模式
引言
: N7 C8 ~6 h  @% Q3 q5 M人工智能(AI)正在深刻改變半導(dǎo)體行業(yè),特別是在芯片設(shè)計過程中。本文探討AI如何重塑芯片設(shè)計的各個方面,包括分析、優(yōu)化和設(shè)計輔助,幫助逍遙設(shè)計自動化的讀者了解不同的AI技術(shù)及其在提高設(shè)計性能和生產(chǎn)力方面的應(yīng)用[1]。
9 S% r- j: w4 O4 D: w3 m( }4 R  L% I; O: r" P
人工智能在芯片設(shè)計中的應(yīng)用簡介
# Z% Z& `* U, L4 e/ Q- OAI正在芯片設(shè)計行業(yè)掀起波瀾,提升設(shè)計過程的多個階段。AI主要影響以下關(guān)鍵領(lǐng)域:
  • 分析:AI實現(xiàn)更快速、預(yù)測性和跨階段的芯片設(shè)計分析。
  • 優(yōu)化:AI驅(qū)動的優(yōu)化技術(shù)帶來更快速、更可擴展和更優(yōu)質(zhì)的結(jié)果。
  • 輔助:AI為芯片設(shè)計師提供專業(yè)知識、編碼支持和任務(wù)自動化。, I& j6 D. G. g. T7 P+ k4 V
    [/ol]
    2 e; F) s- A+ o) {6 u
    % k. Q- U% S6 e( }; s2 I3 u 7 A/ B- y$ C4 O7 Q" s. o5 w+ J$ u; w
    圖1:此圖展示了AI在芯片設(shè)計中影響的主要領(lǐng)域:分析、優(yōu)化和輔助。
    # v- ^: a3 U. r! s. h2 d/ P( w: j3 t' a5 f% y
    芯片設(shè)計中的AI技術(shù)$ l5 J: V: O1 `8 t0 L, {
    多種AI技術(shù)被應(yīng)用于芯片設(shè)計,每種技術(shù)適用于設(shè)計過程的不同方面:
  • 經(jīng)典機器學(xué)習(xí)(ML):適用于小型結(jié)構(gòu)化數(shù)據(jù),線性回歸、支持向量機和決策樹等技術(shù)用于初步分析。
  • 深度學(xué)習(xí):卷積神經(jīng)網(wǎng)絡(luò)(CNN)適合物理設(shè)計數(shù)據(jù),而圖神經(jīng)網(wǎng)絡(luò)(GNN)適合線路網(wǎng)表數(shù)據(jù)。
  • 貝葉斯優(yōu)化:此技術(shù)用于構(gòu)建目標(biāo)函數(shù)的概率模型,并選擇最有希望的數(shù)據(jù)點進行采樣。
  • 強化學(xué)習(xí)(RL):RL代理通過與環(huán)境交互并獲得改進獎勵來學(xué)習(xí)優(yōu)化設(shè)計。
  • 生成式AI:這些模型,包括變分自編碼器(VAE)和Transformer,用于生成最佳設(shè)計點和學(xué)習(xí)優(yōu)化表示。
  • 大型語言模型(LLM):LLM用途廣泛,可應(yīng)用于問答、編碼、提取、重寫、分類、總結(jié)和推理等多種任務(wù)。
    + K$ Z8 G9 D' u" Q9 M[/ol]
    0 I' \4 |* d! R# i7 O3 Q1 E5 e
    7 V% S2 s( [4 Z& |/ ~3 b& D5 Q8 i
    5 J# M/ \! H, U. o1 R% T8 ~# \7 s圖2:NVIDIA芯片設(shè)計中使用的不同AI技術(shù),包括經(jīng)典ML、深度學(xué)習(xí)和各種優(yōu)化方法。+ i2 i5 z3 i$ J! _1 i/ d3 K
    1 v9 T: p5 i8 L' e( a+ ?  G8 j5 A
    AI在芯片設(shè)計中的應(yīng)用
    " f8 i/ z4 i  O6 V# u% B讓我們探討AI在芯片設(shè)計中的一些具體應(yīng)用:- ]7 r/ u/ g5 B$ E/ L: Q9 a
    1. IR壓降估算3 o# c- y  L. v
    IR壓降估算對物理設(shè)計非常重要,但傳統(tǒng)方法需要數(shù)小時。基于AI的方法可以從單元級特征預(yù)測IR壓降,在3秒內(nèi)實現(xiàn)94%的準(zhǔn)確率,而商業(yè)工具需要3小時。
    2 J) Q2 t! G- ~, z1 O  k
    " U0 A5 J+ Y2 F" S
    % l* m1 f; ~6 O/ F3 Z圖3:使用AI進行IR壓降估算的過程,顯示了功率圖和系數(shù)圖。1 M% s$ X% Y# ]0 N

    3 X. ^" M' i, R' B  R; M+ ?2. 寄生參數(shù)預(yù)測% B+ w( ]% m+ l3 |5 p. @8 B
    AI用于從原理圖預(yù)測布局寄生參數(shù)。通過將原理圖轉(zhuǎn)換為圖形并使用圖神經(jīng)網(wǎng)絡(luò)(GNN),設(shè)計師可以高精度估算寄生參數(shù),將仿真誤差降低到10%以下。9 f9 ?! r- u, c2 \0 ?6 Y
    0 x+ Z% z' l# |

    " T' |8 r0 B, Y4 {: V3 f/ J& t圖4:此圖說明了將線路原理圖轉(zhuǎn)換為異構(gòu)圖以進行寄生參數(shù)預(yù)測的過程。
    / a( B3 o( ~/ r. F, w7 n3 }5 `, l' k+ ?( w/ w" Y# h
    3. 宏單元布局優(yōu)化$ x/ L8 f2 m0 V/ m1 y
    宏單元布局對物理設(shè)計非常關(guān)鍵。多目標(biāo)貝葉斯優(yōu)化被用于改進宏單元布局,考慮線長、擁塞度和密度等因素。3 {" Z$ w. u% z! S/ F9 l3 [

    $ J: q: k7 _5 N
    + X- x7 b% M. w- ]5 O圖4:此圖比較了基準(zhǔn)宏單元布局與使用AutoDMP(自動化DREAMPlace基礎(chǔ)宏單元布局)優(yōu)化后的布局。
    9 r+ M7 o0 f2 ~: L( f/ S6 V2 p% U3 Y. x/ n
    4. 設(shè)計規(guī)則檢查(DRC)修復(fù)
    * W! R) R) W& R7 ~強化學(xué)習(xí)代理被訓(xùn)練用于自動修復(fù)單元布局中的設(shè)計規(guī)則檢查(DRC)違規(guī)。代理學(xué)習(xí)逐步減少DRC錯誤,最終得到干凈的布局。' `" E5 _: e+ Q( n4 h7 L

    & q6 u% k6 x7 N, B' y( I " _  I" [0 w. _4 H$ O
    圖5:此圖顯示了RL代理在單元布局中修復(fù)DRC違規(guī)的逐步過程。
    " {) ]- z: f; y
    # \, G6 [/ o- X; G5. 數(shù)據(jù)通路優(yōu)化
    , i7 m% h5 W- E6 }) u( s6 z: x7 x  {強化學(xué)習(xí)也被應(yīng)用于優(yōu)化數(shù)據(jù)通路結(jié)構(gòu),如前綴加法器。RL代理探索不同的前綴圖結(jié)構(gòu),以實現(xiàn)比知名加法器架構(gòu)更好的性能。
    2 i6 `- |; J4 C6 ]9 U& \) R
    4 Q# E. T1 `  a $ A/ j3 Y6 C4 B3 P
    圖6:此圖說明了使用強化學(xué)習(xí)優(yōu)化前綴加法器結(jié)構(gòu)的過程。- R9 _; w4 y  x

    . C% ~6 n) Z! y, g4 I5 |. \6. 門尺寸調(diào)整: e0 E- G8 }; C! }
    Transformer被用于生成最佳門尺寸,以進行時序和功耗優(yōu)化。通過將門路徑建模為序列,AI可以生成優(yōu)化的門尺寸,與傳統(tǒng)優(yōu)化方法相比,實現(xiàn)了100倍到1000倍的加速。. `; L: t8 E- J: R& F$ S
    : p- K+ L7 q6 T. z* v

    , h$ d& D+ j0 w7 n圖7:此圖顯示了Transizer方法在門尺寸優(yōu)化中實現(xiàn)的功耗/延遲權(quán)衡。4 \& g% I; x% h
    4 O: y' Q' x7 M" g# ^: |
    7. 加速器設(shè)計1 C2 E- K' |, f6 V4 H  h
    變分自編碼器(VAE)被用于學(xué)習(xí)硬件加速器設(shè)計的連續(xù)可重構(gòu)潛在空間。這種方法在探索設(shè)計空間時實現(xiàn)了6.8倍的樣本效率和5%的性能提升。: M6 D4 u* c% @6 x* z& K

    . n6 K  z9 ?$ q  K4 e* J $ E$ `' Z, {& O7 x, x2 R9 V; E" h  Z: X
    圖8:此圖展示了在神經(jīng)網(wǎng)絡(luò)加速器設(shè)計空間優(yōu)化中使用VAE的過程。$ N$ S& Q) K  c  d3 P& ^1 j
    $ G, e2 M+ F; J7 ^! @- \1 Y
    大型語言模型在芯片設(shè)計中的應(yīng)用$ I! ~7 u+ w& r) R) w9 {- F
    大型語言模型(LLM)在芯片設(shè)計中越來越重要?梢酝ㄟ^以下技術(shù)適應(yīng)各種任務(wù):
    4 z1 u# e0 \8 L
  • 參數(shù)訓(xùn)練
  • 檢索增強生成(RAG)
  • 上下文學(xué)習(xí)
  • 基于代理的方法3 v' F! h( c% f, t9 {8 H' W: w

    7 m- B7 Q8 m5 Y7 d7 pLLM在芯片設(shè)計中用于多個目的:
  • 編碼輔助:為特定任務(wù)生成EDA腳本。
  • 專業(yè)知識輔助:回答關(guān)于設(shè)計、基礎(chǔ)設(shè)施、工具和流程的問題。
  • 分析輔助:總結(jié)錯誤報告并預(yù)測任務(wù)分配。
    0 i+ v& a. P" d9 u* {[/ol]
    1 s% R) Y$ c8 K) e- n/ m6 t  ]7 T/ R4 P! d6 l  H

    , |- ~5 f0 }5 N# w* E# b) K& I4 y8 ?圖9:此圖顯示了LLM在芯片設(shè)計中的各種應(yīng)用,包括編碼、專業(yè)知識、分析、優(yōu)化和調(diào)試輔助。
    5 G0 v7 l! s0 [% B
    + F$ l8 c2 _/ o0 {. P) l結(jié)論
    ! L, k. p& E6 Y  X6 s$ a1 AAI正在通過提高分析速度、優(yōu)化質(zhì)量和設(shè)計輔助來革新芯片設(shè)計。隨著該領(lǐng)域的進展,可以期待看到:
  • 持續(xù)使用貝葉斯優(yōu)化和強化學(xué)習(xí),以實現(xiàn)芯片設(shè)計中更好的PPA(功耗、性能、面積)。
  • 在優(yōu)化數(shù)據(jù)上訓(xùn)練的生成式AI模型,加速傳統(tǒng)優(yōu)化過程。
  • LLM模型和代理通過聊天機器人、協(xié)作工具和任務(wù)自動化顯著提高芯片設(shè)計生產(chǎn)力。
  • 可靠高效的推理基礎(chǔ)設(shè)施的重要性日益增加。( |9 j9 ~9 o: `8 _2 d; @
    [/ol]
    . L4 _, V$ b! }' B為進一步推動該領(lǐng)域發(fā)展,需要更多數(shù)據(jù)集和基準(zhǔn),如VerilogEval、FVEval和LLM4HWDesign。隨著AI的不斷發(fā)展,其在芯片設(shè)計過程中的集成無疑將帶來更高效、更強大和更創(chuàng)新的半導(dǎo)體產(chǎn)品。, s. j- ~7 @/ D

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    0 K$ r3 X. p8 z  M: |
    參考文獻  B( l2 J; i  I; C- X
    [1] H. Ren, "Introduction to AI for Chip Design," presented at Hot Chips, Aug. 25, 2024.
    " F  K6 ~4 M! B+ {0 l& }! i
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    深圳逍遙科技有限公司(Latitude Design Automation Inc.)是一家專注于半導(dǎo)體芯片設(shè)計自動化(EDA)的高科技軟件公司。我們自主開發(fā)特色工藝芯片設(shè)計和仿真軟件,提供成熟的設(shè)計解決方案如PIC Studio、MEMS Studio和Meta Studio,分別針對光電芯片、微機電系統(tǒng)、超透鏡的設(shè)計與仿真。我們提供特色工藝的半導(dǎo)體芯片集成電路版圖、IP和PDK工程服務(wù),廣泛服務(wù)于光通訊、光計算、光量子通信和微納光子器件領(lǐng)域的頭部客戶。逍遙科技與國內(nèi)外晶圓代工廠及硅光/MEMS中試線合作,推動特色工藝半導(dǎo)體產(chǎn)業(yè)鏈發(fā)展,致力于為客戶提供前沿技術(shù)與服務(wù)。
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