?人工智能輔助芯片設(shè)計(jì)

逍遙設(shè)計(jì)自動(dòng)化

引言
1 ?. y( G% b0 q0 y在半導(dǎo)體技術(shù)飛速發(fā)展的今天,人工智能(AI)正在成為優(yōu)化芯片設(shè)計(jì)過程的關(guān)鍵工具,本文幫助讀者了解AI,特別是強(qiáng)化學(xué)習(xí)(RL)和生成式AI,如何應(yīng)對(duì)現(xiàn)代芯片設(shè)計(jì)的復(fù)雜挑戰(zhàn)[1]。
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8 L3 m  a8 q( W7 r5 J* T' e& i/ G芯片設(shè)計(jì)復(fù)雜性的挑戰(zhàn)
現(xiàn)代芯片設(shè)計(jì)是涉及眾多變量和權(quán)衡的復(fù)雜過程。隨著半導(dǎo)體技術(shù)不斷推進(jìn),設(shè)計(jì)空間的復(fù)雜性呈指數(shù)級(jí)增長。
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& j  `" A/ S& y% v2 i5 l: }/ r圖1展示了設(shè)計(jì)復(fù)雜性在時(shí)鐘、庫單元選擇和電源管理等多個(gè)因素上的指數(shù)級(jí)增長。
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這種日益增加的復(fù)雜性帶來了幾個(gè)主要挑戰(zhàn):

結(jié)果質(zhì)量:解決方案空間不連續(xù)、噪聲大且非凸,難以跳出局部最小值并識(shí)別因果關(guān)系。

吞吐量:設(shè)計(jì)人員一次只能評(píng)估少量變量,導(dǎo)致設(shè)計(jì)過程延遲長。

成本:設(shè)計(jì)過程常常導(dǎo)致計(jì)算資源利用率低下,跨項(xiàng)目復(fù)用有限。
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圖2顯示了芯片設(shè)計(jì)過程中時(shí)間分配的breakdown,突出顯示了當(dāng)前方法的低效之處。
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AI在芯片設(shè)計(jì)中的應(yīng)用前景
為應(yīng)對(duì)這些挑戰(zhàn),半導(dǎo)體行業(yè)正轉(zhuǎn)向AI,特別是強(qiáng)化學(xué)習(xí)(RL),以優(yōu)化芯片設(shè)計(jì)過程的各個(gè)方面。
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9 Q! c) @5 P" j' B. ^理解強(qiáng)化學(xué)習(xí)
+ U( G$ s8 L# c5 f5 \強(qiáng)化學(xué)習(xí)是機(jī)器學(xué)習(xí)的一個(gè)分支,其中代理通過與環(huán)境交互來學(xué)習(xí)決策。在芯片設(shè)計(jì)中,RL代理可以探索各種設(shè)計(jì)選項(xiàng),學(xué)習(xí)實(shí)現(xiàn)所需性能指標(biāo)的最佳策略。

$ Z2 Y$ [  n  X: v8 T: H# b圖3描述了強(qiáng)化學(xué)習(xí)的基本概念,展示了代理與環(huán)境之間的交互。
* x* g* m/ y0 e: I
將RL應(yīng)用于芯片設(shè)計(jì)
將RL應(yīng)用于芯片設(shè)計(jì)涉及將各種設(shè)計(jì)參數(shù)和約束映射到RL框架:
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狀態(tài):當(dāng)前設(shè)計(jì)配置

動(dòng)作:對(duì)設(shè)計(jì)參數(shù)的更改

獎(jiǎng)勵(lì):目標(biāo)指標(biāo)的改善(如功耗、性能、面積)
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* Q8 j( q" j# ]7 F& q& D圖4說明了如何將RL應(yīng)用于芯片設(shè)計(jì)問題,將設(shè)計(jì)輸入映射到動(dòng)作和結(jié)果。

# d- a: F2 V0 u- C4 dAI輔助優(yōu)化貫穿設(shè)計(jì)流程
AI驅(qū)動(dòng)的優(yōu)化可應(yīng)用于芯片設(shè)計(jì)過程的各個(gè)階段,從架構(gòu)到制造。

1.數(shù)字實(shí)現(xiàn)
3 Y' V$ F6 a5 hAI可以輔助探索不同的平面圖選項(xiàng),優(yōu)化芯片面積和最大頻率等指標(biāo)。

2 @# h3 ~3 L& {% u- z圖5展示了AI優(yōu)化設(shè)計(jì)的帕累托前沿,平衡了芯片面積和頻率。
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( t. r3 S$ E8 ^7 d; d: {! J- D2.驗(yàn)證
$ V9 T% s4 J0 ~' rAI可以通過智能選擇測(cè)試用例和優(yōu)化覆蓋率,顯著提高驗(yàn)證過程的效率。
/ f$ w: ^! K2 {$ b# P
5 {+ S# r* [; L6 x圖6演示了AI如何優(yōu)化回歸測(cè)試的分布,以實(shí)現(xiàn)更高效的驗(yàn)證。
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: l  P; l3 A, A1 f) B3.測(cè)試和ATPG
AI可以優(yōu)化測(cè)試生成的各個(gè)方面,包括非掃描設(shè)計(jì)、X處理和中止限制。

4.電路優(yōu)化
' l7 V' B7 r; a對(duì)于模擬和混合信號(hào)電路,AI可以在復(fù)雜的器件參數(shù)空間和PVT(工藝、電壓、溫度)角落中導(dǎo)航。
7 L  ^! B) y9 ]7 h7 _  K3 Y
5.3D集成
AI可以輔助多芯片配置的探索,優(yōu)化性能和功耗效率。

8 a* n  K2 p, }6. 多抽象層次優(yōu)化
AI在芯片設(shè)計(jì)中最有前途的應(yīng)用之一是跨不同設(shè)計(jì)抽象層次進(jìn)行優(yōu)化。
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; i" _; }. m3 m7 C$ K圖7闡述了跨多個(gè)設(shè)計(jì)抽象層次優(yōu)化的概念,從高層架構(gòu)到低層實(shí)例。
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3 J% h4 O9 X! m7.單抽象層次vs多抽象層次優(yōu)化
最初的AI驅(qū)動(dòng)優(yōu)化集中在單一抽象層次,如布局優(yōu)化。然而,當(dāng)應(yīng)用于多個(gè)抽象層次時(shí),AI的真正威力才得以顯現(xiàn)。
8 o% F4 X: ]+ n
2 |7 w: K+ @" M3 m" G5 a圖8顯示了基于RL的布局優(yōu)化結(jié)果,展示了功耗和頻率的改進(jìn)。
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3 [( z$ O5 Y2 [3 V圖9比較了單抽象層次優(yōu)化和多抽象層次優(yōu)化,揭示了功耗-頻率權(quán)衡的顯著改進(jìn)。

8.探索不同設(shè)計(jì)配置
* o; E4 N/ c. [3 r4 @0 J- L7 yAI可以高效地探索多種設(shè)計(jì)配置,每種配置具有不同的特性和權(quán)衡。
; L# f  T" c* P3 _$ ]# k& J; x
圖10呈現(xiàn)了探索五種不同設(shè)計(jì)配置的前20個(gè)結(jié)果,展示了AI可以生成的解決方案的多樣性。
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圖11突出顯示了不同的RTL配置如何導(dǎo)致不同的布局特征,展示了AI識(shí)別和優(yōu)化不同設(shè)計(jì)特征的能力。


基于RL優(yōu)化的局限性
, [$ R& ?$ x! O盡管功能強(qiáng)大,基于RL的優(yōu)化面臨兩個(gè)主要挑戰(zhàn):

創(chuàng)建設(shè)計(jì)變體的工作量大

設(shè)計(jì)變體評(píng)估速度慢
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為解決這些限制,業(yè)界正轉(zhuǎn)向生成式AI作為補(bǔ)充方法。
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用生成式AI增強(qiáng)RL
  w; D, X$ n8 g/ h& U& {) [, R1 d生成式AI,特別是大型語言模型,正在為芯片設(shè)計(jì)優(yōu)化開辟新的可能性。
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RL和生成式AI的比較

RL擅長在定義的搜索空間內(nèi)找到最優(yōu)解

生成式AI善于快速生成多樣化的設(shè)計(jì)選項(xiàng)
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圖12比較了RL和生成式AI在芯片設(shè)計(jì)優(yōu)化context中的優(yōu)勢(shì)。


硬件描述語言(HDL)生成
最近的研究在使用AI生成HDL代碼方面顯示出了令人鼓舞的結(jié)果。

5 D% j( E4 \5 h# K; O& [圖13顯示了HDL-GPT(一個(gè)用于生成HDL代碼的AI模型)在各種設(shè)計(jì)挑戰(zhàn)中的表現(xiàn)。
1 r5 l3 b& s3 Z5 a( }! P
" i4 s* w- P6 l: L" h功耗、性能和面積(PPA)推測(cè)
AI的另一個(gè)令人興奮的應(yīng)用是快速PPA推測(cè)。

+ K6 v" q* _5 B& {! W, Y圖14說明了使用AI執(zhí)行端到端PPA推測(cè)的工作流程,可能將設(shè)計(jì)評(píng)估速度提高10倍。

加速設(shè)計(jì)評(píng)估
圖卷積網(wǎng)絡(luò)(GCNs)正被用來大幅加速設(shè)計(jì)評(píng)估過程。

圖15演示了GCNs如何將設(shè)計(jì)探索速度提高500多倍,相較于傳統(tǒng)方法。
2 B* |) D' V  F, g$ R% K
結(jié)論
8 R' `8 x$ g3 Z# _( J' q& r$ r1 bAI輔助芯片設(shè)計(jì)代表著半導(dǎo)體行業(yè)的范式轉(zhuǎn)變。通過利用強(qiáng)化學(xué)習(xí)和生成式AI,設(shè)計(jì)人員可以更高效地探索廣闊的設(shè)計(jì)空間,跨多個(gè)抽象層次進(jìn)行優(yōu)化,并加速整個(gè)設(shè)計(jì)過程。
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隨著AI技術(shù)的不斷進(jìn)步,可以期待更深遠(yuǎn)的影響。RL優(yōu)化與生成式AI快速設(shè)計(jì)空間探索的結(jié)合,有望在半導(dǎo)體設(shè)計(jì)中釋放新的創(chuàng)新水平。
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芯片設(shè)計(jì)的未來可能會(huì)看到AI工具在整個(gè)設(shè)計(jì)流程中的更深入集成,從高層架構(gòu)決策到低層物理實(shí)現(xiàn)。這種AI驅(qū)動(dòng)的方法不僅將提高芯片的質(zhì)量和性能,還將顯著縮短上市時(shí)間并降低開發(fā)成本。

/ D7 W  e' K9 s6 R& l參考文獻(xiàn)
[1] S. Diamantidis, "AI-Assisted Chip Design Tutorial," in HotChips, Aug. 25, 2025.

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