?人工智能輔助芯片設(shè)計(jì)

逍遙設(shè)計(jì)自動(dòng)化

引言
+ e$ p  h- Y. M) V4 ^在半導(dǎo)體技術(shù)飛速發(fā)展的今天,人工智能(AI)正在成為優(yōu)化芯片設(shè)計(jì)過(guò)程的關(guān)鍵工具,本文幫助讀者了解AI,特別是強(qiáng)化學(xué)習(xí)(RL)和生成式AI,如何應(yīng)對(duì)現(xiàn)代芯片設(shè)計(jì)的復(fù)雜挑戰(zhàn)[1]。

4 p0 P8 b" U/ H芯片設(shè)計(jì)復(fù)雜性的挑戰(zhàn)
現(xiàn)代芯片設(shè)計(jì)是涉及眾多變量和權(quán)衡的復(fù)雜過(guò)程。隨著半導(dǎo)體技術(shù)不斷推進(jìn),設(shè)計(jì)空間的復(fù)雜性呈指數(shù)級(jí)增長(zhǎng)。

圖1展示了設(shè)計(jì)復(fù)雜性在時(shí)鐘、庫(kù)單元選擇和電源管理等多個(gè)因素上的指數(shù)級(jí)增長(zhǎng)。

這種日益增加的復(fù)雜性帶來(lái)了幾個(gè)主要挑戰(zhàn):

結(jié)果質(zhì)量:解決方案空間不連續(xù)、噪聲大且非凸,難以跳出局部最小值并識(shí)別因果關(guān)系。

吞吐量:設(shè)計(jì)人員一次只能評(píng)估少量變量,導(dǎo)致設(shè)計(jì)過(guò)程延遲長(zhǎng)。

成本:設(shè)計(jì)過(guò)程常常導(dǎo)致計(jì)算資源利用率低下,跨項(xiàng)目復(fù)用有限。
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+ y7 t+ A* d$ n. d8 o! a- h7 w: H; `

! ^3 S" A6 R- t  p' }8 y6 Q7 |; p5 s圖2顯示了芯片設(shè)計(jì)過(guò)程中時(shí)間分配的breakdown,突出顯示了當(dāng)前方法的低效之處。
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AI在芯片設(shè)計(jì)中的應(yīng)用前景
為應(yīng)對(duì)這些挑戰(zhàn),半導(dǎo)體行業(yè)正轉(zhuǎn)向AI,特別是強(qiáng)化學(xué)習(xí)(RL),以優(yōu)化芯片設(shè)計(jì)過(guò)程的各個(gè)方面。
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理解強(qiáng)化學(xué)習(xí)
強(qiáng)化學(xué)習(xí)是機(jī)器學(xué)習(xí)的一個(gè)分支,其中代理通過(guò)與環(huán)境交互來(lái)學(xué)習(xí)決策。在芯片設(shè)計(jì)中,RL代理可以探索各種設(shè)計(jì)選項(xiàng),學(xué)習(xí)實(shí)現(xiàn)所需性能指標(biāo)的最佳策略。
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" ]& n  G# O& T8 r, G8 g圖3描述了強(qiáng)化學(xué)習(xí)的基本概念,展示了代理與環(huán)境之間的交互。
8 t! z" h+ n: Z6 [6 G$ a
將RL應(yīng)用于芯片設(shè)計(jì)
7 w" P% s! {+ a' R4 _將RL應(yīng)用于芯片設(shè)計(jì)涉及將各種設(shè)計(jì)參數(shù)和約束映射到RL框架:

狀態(tài):當(dāng)前設(shè)計(jì)配置

動(dòng)作:對(duì)設(shè)計(jì)參數(shù)的更改

獎(jiǎng)勵(lì):目標(biāo)指標(biāo)的改善(如功耗、性能、面積)
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9 {( v7 `- w  _4 ]圖4說(shuō)明了如何將RL應(yīng)用于芯片設(shè)計(jì)問題,將設(shè)計(jì)輸入映射到動(dòng)作和結(jié)果。
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6 n; E" N7 o  R/ ~$ s! I1 VAI輔助優(yōu)化貫穿設(shè)計(jì)流程
AI驅(qū)動(dòng)的優(yōu)化可應(yīng)用于芯片設(shè)計(jì)過(guò)程的各個(gè)階段,從架構(gòu)到制造。
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8 _3 n  [, ^' C# Q; G8 K0 T1.數(shù)字實(shí)現(xiàn)
! g; g* B/ j5 I9 L/ L& S) YAI可以輔助探索不同的平面圖選項(xiàng),優(yōu)化芯片面積和最大頻率等指標(biāo)。
, G. C2 Z2 E6 V3 x: W3 w
圖5展示了AI優(yōu)化設(shè)計(jì)的帕累托前沿,平衡了芯片面積和頻率。

2.驗(yàn)證
AI可以通過(guò)智能選擇測(cè)試用例和優(yōu)化覆蓋率,顯著提高驗(yàn)證過(guò)程的效率。

圖6演示了AI如何優(yōu)化回歸測(cè)試的分布,以實(shí)現(xiàn)更高效的驗(yàn)證。

" h% ^9 r; X" ~' B3 X3 Y4 x2 W3.測(cè)試和ATPG
5 p# B# b6 s1 A( IAI可以優(yōu)化測(cè)試生成的各個(gè)方面,包括非掃描設(shè)計(jì)、X處理和中止限制。
) g2 J8 i( T4 D: F" n# u
0 _- Y: ^% e$ J& G8 c/ r4.電路優(yōu)化
+ [- `" ]. B1 S( h/ {對(duì)于模擬和混合信號(hào)電路,AI可以在復(fù)雜的器件參數(shù)空間和PVT(工藝、電壓、溫度)角落中導(dǎo)航。

# I: K( J; ?3 l0 J5.3D集成
AI可以輔助多芯片配置的探索,優(yōu)化性能和功耗效率。

6. 多抽象層次優(yōu)化
AI在芯片設(shè)計(jì)中最有前途的應(yīng)用之一是跨不同設(shè)計(jì)抽象層次進(jìn)行優(yōu)化。
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" V' |) G; ~+ _  \: r圖7闡述了跨多個(gè)設(shè)計(jì)抽象層次優(yōu)化的概念,從高層架構(gòu)到低層實(shí)例。
9 N( H5 z5 H% r. x6 m0 l% A: q
7.單抽象層次vs多抽象層次優(yōu)化
8 E- s% j- R0 e9 W, N( _3 L5 A8 A最初的AI驅(qū)動(dòng)優(yōu)化集中在單一抽象層次,如布局優(yōu)化。然而,當(dāng)應(yīng)用于多個(gè)抽象層次時(shí),AI的真正威力才得以顯現(xiàn)。

" N. t5 x6 Z# }; E/ d圖8顯示了基于RL的布局優(yōu)化結(jié)果,展示了功耗和頻率的改進(jìn)。
. s4 U3 M7 P/ w, G. d; N

: m# x9 ]/ I2 c' H( S圖9比較了單抽象層次優(yōu)化和多抽象層次優(yōu)化,揭示了功耗-頻率權(quán)衡的顯著改進(jìn)。
' T' o8 Y& I0 o3 O/ w. b( Y# U5 V& J
2 z! R; j" E) N' y1 C' O" h7 A8.探索不同設(shè)計(jì)配置
- `* m8 m. x, q* X) K* e2 y% E0 rAI可以高效地探索多種設(shè)計(jì)配置,每種配置具有不同的特性和權(quán)衡。
. n1 V  g; j/ Y  Y2 Y3 R8 \! S; K5 w
, L7 b) w. Q+ q$ l# C# r4 B4 q, ]圖10呈現(xiàn)了探索五種不同設(shè)計(jì)配置的前20個(gè)結(jié)果,展示了AI可以生成的解決方案的多樣性。
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* B* N2 ]$ q7 L
圖11突出顯示了不同的RTL配置如何導(dǎo)致不同的布局特征,展示了AI識(shí)別和優(yōu)化不同設(shè)計(jì)特征的能力。
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基于RL優(yōu)化的局限性
盡管功能強(qiáng)大,基于RL的優(yōu)化面臨兩個(gè)主要挑戰(zhàn):

創(chuàng)建設(shè)計(jì)變體的工作量大

設(shè)計(jì)變體評(píng)估速度慢
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為解決這些限制,業(yè)界正轉(zhuǎn)向生成式AI作為補(bǔ)充方法。

用生成式AI增強(qiáng)RL
8 H0 f! O! n& P* f  Q4 o生成式AI,特別是大型語(yǔ)言模型,正在為芯片設(shè)計(jì)優(yōu)化開辟新的可能性。

' V' K. g: h& i; K* VRL和生成式AI的比較

RL擅長(zhǎng)在定義的搜索空間內(nèi)找到最優(yōu)解

生成式AI善于快速生成多樣化的設(shè)計(jì)選項(xiàng)
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圖12比較了RL和生成式AI在芯片設(shè)計(jì)優(yōu)化context中的優(yōu)勢(shì)。
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# G6 i7 \; T8 x硬件描述語(yǔ)言(HDL)生成
最近的研究在使用AI生成HDL代碼方面顯示出了令人鼓舞的結(jié)果。

4 z3 Q) Y; i* }' a6 }# N, ^圖13顯示了HDL-GPT(一個(gè)用于生成HDL代碼的AI模型)在各種設(shè)計(jì)挑戰(zhàn)中的表現(xiàn)。
1 S! n# k0 g+ V  Y6 |/ o/ F
: J3 W9 t$ D' u. ^! d# P7 X功耗、性能和面積(PPA)推測(cè)
AI的另一個(gè)令人興奮的應(yīng)用是快速PPA推測(cè)。

( c1 W. o, R+ Q, ~圖14說(shuō)明了使用AI執(zhí)行端到端PPA推測(cè)的工作流程,可能將設(shè)計(jì)評(píng)估速度提高10倍。
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加速設(shè)計(jì)評(píng)估
圖卷積網(wǎng)絡(luò)(GCNs)正被用來(lái)大幅加速設(shè)計(jì)評(píng)估過(guò)程。

5 \% W! r' P" d圖15演示了GCNs如何將設(shè)計(jì)探索速度提高500多倍,相較于傳統(tǒng)方法。
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7 X7 z6 u, ^( X6 ^8 T結(jié)論
AI輔助芯片設(shè)計(jì)代表著半導(dǎo)體行業(yè)的范式轉(zhuǎn)變。通過(guò)利用強(qiáng)化學(xué)習(xí)和生成式AI,設(shè)計(jì)人員可以更高效地探索廣闊的設(shè)計(jì)空間,跨多個(gè)抽象層次進(jìn)行優(yōu)化,并加速整個(gè)設(shè)計(jì)過(guò)程。

隨著AI技術(shù)的不斷進(jìn)步,可以期待更深遠(yuǎn)的影響。RL優(yōu)化與生成式AI快速設(shè)計(jì)空間探索的結(jié)合,有望在半導(dǎo)體設(shè)計(jì)中釋放新的創(chuàng)新水平。

, J3 Z; F0 _2 T) @, v9 ~* S芯片設(shè)計(jì)的未來(lái)可能會(huì)看到AI工具在整個(gè)設(shè)計(jì)流程中的更深入集成,從高層架構(gòu)決策到低層物理實(shí)現(xiàn)。這種AI驅(qū)動(dòng)的方法不僅將提高芯片的質(zhì)量和性能,還將顯著縮短上市時(shí)間并降低開發(fā)成本。
9 B* Q" V/ s9 h- O" b. i
參考文獻(xiàn)
' V& E' N# l1 O; H9 F; d" r  {[1] S. Diamantidis, "AI-Assisted Chip Design Tutorial," in HotChips, Aug. 25, 2025.

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