【凡億教育視頻】Cadence Allegro 8層 DDR3視頻高速PCB設計

admin · 發(fā)表于 2018-10-31 15:35:16

【凡億教育視頻】Cadence allegro 8層 DDR3視頻高速pcb設計

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此視頻是專門針對DDR3設計來的,采用飛思卡爾IMX6主控芯片, 4片DDR3同層設計,采用DDR3常見的T點拓撲結構，一個大T點兩個小T點的方式

講解了DDR3設計的信號class分組,信號的同組同層及常用規(guī)則注意事項,信號完整性的規(guī)劃等，讓學習者知其然知其所以然, DDR3的設計看上去是很高大上的,但是只需要弄懂其中的幾個基本要點，也很簡單的。本視頻采用的8層板設計，也是大家學習多層板的利器,這個視頻我們有專門錄制疊層的視頻教程免費贈送，主要講解怎么疊層，怎么計算阻抗，差分走線、單端走線線寬怎么設計等等。配合我們的高速設計使用,方便大家更系統的掌握高速PCB設計。

學習目標

1、掌握PCB設計常用的設計技巧及熟悉PCB設計的整體流程

2、掌握DDR3設計的知識要點3、掌握3W原則的PCB設計

4、了解T點拓撲結構及設計規(guī)則

5、掌握蛇形等長走線,阻礙線的使用6、掌握疊層阻抗計算的方法

6、了解常見emc的PCB處理方法

課程介紹

1、原理圖( orcad )與PCB同步及前期處理

2、布局

3、Class的創(chuàng)建及疊層

4、規(guī)則的設置及差分線的添加

5、Fanout和濾波電容的放置

6、DDR數據線布線1

7、DDR數據線布線2

8、T型拓撲結構的扇孔

9、DDR地址控制線布線1

10、DDR地址控制線布線2

11、電源分割及處理

12、DDR數據線等長1

13、DDR數據線等長2

14、DDR地址控制線等長1

15、DDR地址控制線等長2

[size=17.1429px]先回顧一下什么是T-Branch:

上圖是典型的T點結構，四片DDR上下各兩片，分別在頂層和底層。

信號從CPU的Memroy interface出來之后到過孔T0進行分叉，支路通過T1，T2的扇出過孔后最終連接到Memory芯片的Pad T3，T4，T5，T6。

T點拓撲在做等長的時候需要滿足：

T0-T1 = T0-T2
T1-T3 = T1-T4 = T2-T5 = T2-T6

[size=17.1429px]Allegro VS Altium

[size=17.1429px]看到這兒，使用Allegro的同學們笑了，這不是很簡單嗎？可以把T0、T1、T2定義為虛擬T點，然后創(chuàng)建一系列的Pin Pairs。在CM中定義規(guī)則后進行線長調制。

[size=17.1429px]使用Altium的小伙伴們卻一臉茫然，T0~T6不都屬于同一個網絡(Net)嗎？AD怎么對同一網絡的不同分支調等長？資深的AD用戶可能會想到"From-To"對象，但是很遺憾，"From-To"有一個非常致命的Bug，在復雜的板子中（隨機現象，不知道原因），在PCB面板中的From-To Editor中計算出來的Routed長度經常是“0”，也就是無法查看Pin-Pair之間的layout長度，當然對于線長規(guī)則(Matached Net Length Rule)也無效，更不用說利用規(guī)則來調制線長...當然From-To還有個很麻煩的地方，其對象必須是器件的Pad，對于自由的過孔或焊盤來說，無法定義From-To，這對于T點拓撲來說顯得非常麻煩。

[size=17.1429px]還好，AD15之后，AD推出了xSignal的概念。xSignal的使用方法可以參考此文：使用xSignals定義高速信號路徑。

[size=17.1429px]簡單來說，xSignal就是升級版的From-To，和Allegro的Pin Pairs管腳對差不多，但是又支持類似"X-Net"的結構，可以計算夸端接電阻(不同網絡)的信號長度。但是......xSignal也繼承了From-To的缺點，無法對自由的過孔或焊盤進行定義......這點在實際使用中極其不變，希望Altium可以在將來的版本中改進。

[size=17.1429px]不過無論如何，Altium終于有了趁手的工具來做T-Branch的線長調制了。

[size=17.1429px]去DRAM_A0網絡做為參考：

[size=17.1429px]

[size=17.1429px]其中T0是第一個過孔，T1和T2為DDR扇出的過孔。T0、T1、T2不屬于任何器件，屬于自由過孔。

[size=17.1429px]將自由過孔做成器件(封裝)

[size=17.1429px]之前提到了，xSignal不支持Free Pad/Via，無奈之下，只能將自由對象做成一個器件：

[size=17.1429px]

[size=17.1429px]千萬注意，做封裝的時候務必使用Pad，不要用Via，否則器件放置到PCB上無法設置網絡，也沒法別識別為“管腳”，也就不能進行xSignal的定義。

[size=17.1429px]Pcblib制作完成后直接加載到庫面板，記得在下面的位置勾選“Footrpint”，不然無法看到單獨的PCBLib庫：

[size=17.1429px]

[size=17.1429px]然后將器件T0、T1、T2分別放置到正確的位置。

[size=17.1429px]創(chuàng)建第一層Pin Pair(T0-T1=T0-T2)

[size=17.1429px]首先來創(chuàng)建第一層的PP，做T0-T1及T0-T2的等長。

[size=17.1429px]點擊菜單Design 》xSignals》Create xSignals：

[size=17.1429px]

[size=17.1429px]在源器件中篩選出T0，目標器件中篩選出T1、T2（同時選中），然后點擊"Analyze"進行分析：

[size=17.1429px]

[size=17.1429px]創(chuàng)建第二層Pin Pair

[size=17.1429px]第一個分支的PP已經創(chuàng)建完成，接下去創(chuàng)建第二層的PP，即T1-T3 = T1-T4 = T2-T5 = T2-T6。由于T1、T2是兩個T點，因此需要創(chuàng)建兩次。這里T4對應的芯片U4、T3對應的芯片U5、T1對應芯片U2、T2對應芯片U3（抱歉順序有點亂）。

[size=17.1429px]首先創(chuàng)建T1的PP，源器件選擇T1，目標器件同時選中U4、U5，然后Analyze：

[size=17.1429px]又成功創(chuàng)建了PP3、PP4，將這兩個xSignal放到Class T-Level_2中。

[size=17.1429px]再次創(chuàng)建T2的PP，源器件選擇T2，目標器件同時選中U2、U3，然后Analyze：

[size=17.1429px]成功創(chuàng)建PP5、PP6，將這兩個xSignal也放到xSignal Class T-Level_2中，和PP3、PP4在同一個Class中。因為后續(xù)這4個PP需要做等長。

[size=17.1429px]打開Class編輯器，確認一下我們創(chuàng)建的xSignal Class是否正確：

[size=17.1429px]當然，我們也可以在xSignal創(chuàng)建完畢之后，手動在Class Explorer中調整xSignal屬于的類。

[size=17.1429px]設置匹配線長規(guī)則

[size=17.1429px]xSignal(或者說PP)創(chuàng)建完成后，就可以設置規(guī)則了。在Highspeed分類中找到Matched Net Length規(guī)則：

[size=17.1429px]在Query框中輸入需要定義規(guī)則的對象：InxSignalClass('To_Level_1')，也就是為T0-T1、T0-T2這對PP定義匹配線長規(guī)則。在Tolerance中輸入允許的誤差，完成規(guī)則定義。

[size=17.1429px]同樣的，可以為xSignalClass T_Level_2定義一個線長匹配的規(guī)則。

[size=17.1429px]布線并進行線長調制

[size=17.1429px]先用直線進行正常的布線，完成后可以使用命令Route》Interactive Length Tuning命令進行蛇形線的調制：