高速PCB設(shè)計(jì)的基本概念

中信華

　　高速pcb設(shè)計(jì)的基本概念

　　1，電子系統(tǒng)設(shè)計(jì)所面臨的挑戰(zhàn)

( l5 B  A0 \9 l7 ~4 n& `　　在電子系統(tǒng)中，需要各種長(zhǎng)度的布線。在這些布線上，信號(hào)從線的始端(如信號(hào)源)傳輸?shù)浇K端(如負(fù)載)需要一定的時(shí)間。已經(jīng)證實(shí)，電信號(hào)在分布良好的導(dǎo)線中的傳輸速度為3×108ms。假設(shè)布線的長(zhǎng)度為5m，信號(hào)從始端到終端就需要17ns，也就是說，信號(hào)存在17ns的延時(shí)。這種延時(shí)在低速系統(tǒng)中可以被忽略，但在高速系統(tǒng)中，這個(gè)數(shù)量級(jí)的延時(shí)是不能被忽略的。高速門電路(如74TL系列數(shù)字集成電路)的平均延時(shí)只有幾納秒，ECL數(shù)字集成電路的延時(shí)可達(dá)1~2ns，CPLD/FPGA的延時(shí)則更小�？梢�，在這些高速電路系統(tǒng)中，PCB的線上延時(shí)是不能被忽略的。高速PCB設(shè)計(jì)還需考慮其他的問題，例如，當(dāng)信號(hào)在導(dǎo)線上髙速傳輸時(shí)，如果始端阻抗與終端阻抗不匹配，將會(huì)出現(xiàn)電磁波的反射現(xiàn)象，它會(huì)使信號(hào)失真，產(chǎn)生有害的千擾脈沖，從而影響整個(gè)系統(tǒng)運(yùn)行。因此，在設(shè)計(jì)高速PCB時(shí)信號(hào)延時(shí)的問題必須認(rèn)真考慮，電路分析需要引入EMVemc分析在這種情況下，經(jīng)典的集成電路理論已不再適用，在電路仿真設(shè)計(jì)程序中應(yīng)使用分布電路模型。
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　　目前，一些PCB設(shè)計(jì)人員總是根據(jù)“感覺”來進(jìn)行PCB的設(shè)計(jì)而不是使用適當(dāng)?shù)姆椒ê鸵?guī)則。而高速的模擬和或數(shù)字電路的設(shè)計(jì)，幾乎不可能憑“感覺”設(shè)計(jì)出可靠的電路，因?yàn)閮H憑“感覺”進(jìn)行設(shè)計(jì)可能導(dǎo)致的結(jié)果是：

# p6 N# d3 G! x+ v7 ~# M3 Y! L　　1.不可預(yù)期的系統(tǒng)行為
　　2.模擬系統(tǒng)傳輸路徑上產(chǎn)生不可接受的噪聲
　　3.系統(tǒng)的穩(wěn)定性和可靠性會(huì)因?yàn)闇囟鹊淖兓�產(chǎn)生很大的差別
　　4.在同一PCB上連接的元器件上產(chǎn)生虛假的位錯(cuò)誤。
- |1 `2 V. B& y$ @) r- F6 k7 c5 }　　5.大量的電源和地噪聲。
　　6.過沖、下沖及短時(shí)信號(hào)干擾等。

8 u: i, ?6 N% O: u5 P　　2，高速電路的定義
! [7 }& x0 q( d% e+ o5 q  M! }　　通常，數(shù)字邏輯電路的頻率達(dá)到或超過50MHz，而且工作在這個(gè)頻率之上的電路占整個(gè)系統(tǒng)的1/3以上，就可以稱其為高速電路實(shí)際上，與信號(hào)本身的頻率相比，信號(hào)邊沿的諧波頻率更高，信號(hào)快速變化的跳變(上升沿或下降沿)引發(fā)了信號(hào)傳輸?shù)姆穷A(yù)期結(jié)果。如果線傳播延時(shí)大于數(shù)字信號(hào)驅(qū)動(dòng)端上升時(shí)間的1/2，則可認(rèn)為此類信號(hào)是高速信號(hào)并產(chǎn)生傳輸線效應(yīng)。信號(hào)的傳遞發(fā)生在信號(hào)狀態(tài)改變的瞬間，如上升或下降時(shí)間。信號(hào)從驅(qū)動(dòng)端到接收端經(jīng)過一段固定的時(shí)間，如果傳輸時(shí)間小于上升或下降時(shí)間的1/2，那么在信號(hào)改變狀態(tài)前，來自接收端的反射信號(hào)將到達(dá)驅(qū)動(dòng)端。否則，反射信號(hào)將在信號(hào)改變狀態(tài)后到達(dá)驅(qū)動(dòng)端。如果反射信號(hào)很強(qiáng)，疊加的波形就有可能會(huì)改變邏輯狀態(tài)。
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　　3，高速信號(hào)的確定
. |' e) W9 n' s# N4 M% ~; F　　通常，通過元器件手冊(cè)可以查出信號(hào)上升時(shí)間的典型值。而在PCB設(shè)計(jì)中，實(shí)際布線長(zhǎng)度決定了信號(hào)的傳播時(shí)間。如果過孔多、元器件引腳多，或者網(wǎng)絡(luò)上設(shè)置的約束多，將導(dǎo)致延時(shí)增大。一般情況下，高速邏輯器件的信號(hào)上升時(shí)間約為0.2ns

　　以T表示信號(hào)上升時(shí)間，Tpd表示信號(hào)線傳播延時(shí)，若Tr>4Tpd，信號(hào)落在安全區(qū)域；若2Tpd<Tr≤4Tpd，信號(hào)將落在不確定區(qū)域；若T≤2Tpd，信號(hào)將落在冋題區(qū)域。當(dāng)信號(hào)落在不確定區(qū)域或問題區(qū)域時(shí)，應(yīng)該使用高速布線方法進(jìn)行PCB設(shè)計(jì)。
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