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PCBlayout信號線之間做包地處理

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發(fā)表于 2024-1-22 16:28:35 | 只看該作者 回帖獎(jiǎng)勵(lì) |倒序?yàn)g覽 |閱讀模式

PCBlayout信號線之間做包地處理

1 R6 n# X: a6 k8 j

PCBlayout中會遇到單總線,串口線TX、RX,IIC的時(shí)鐘、數(shù)據(jù)線并排走的情況,為了防止互相干擾。有沒有之間間隔拉寬一點(diǎn),并且灌入銅皮,做所謂的包地處理。這個(gè)是有必要的嗎?之前的工作經(jīng)驗(yàn),有看到一個(gè)老工程師都是這么處理的,比如串口走線到藍(lán)牙的TX、RX之間。請問信號之間做包地處理它防止互相干擾的機(jī)理是什么?

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發(fā)表于 2024-1-26 11:01:44 | 只看該作者
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發(fā)表于 2024-3-16 13:27:08 | 只看該作者
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